參數(shù)資料
型號(hào)： DSP56800E
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： Digitial Signal Controller
中文描述： 對(duì)數(shù)碼信號(hào)控制器
文件頁數(shù)： 333/662頁
文件大小： 15984K
代理商： DSP56800E
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Register Descriptions (ESSI0_BASE = $1FFE20, ESSI1_BASE = $1FFE00)
Enhanced Synchronous Serial Interface (ESSI), Rev. 4
Freescale Semiconductor
12-33
12.8.7.7 Transmit FIFO 1 Error (TF1ERR)—Bit 9
When the transmitter status control TXSF1 is set and FIFOs are in use, this status bit will indicate
the state of FIFO 1 is not the same as FIFO 0. If Transmitter 0 (TXSF0 = 0) is not in use this flag
can never be set.
0 = State of TXFIFO0 and TXFIFO1 are the same (contain the same amount of data)
1 = State of TXFIFO0 is different than the state of TXFIFO1
12.8.7.8 Transmit FIFO 2 Error (TF2ERR)—Bit 8
When the transmitter status control TXSF2 is set and FIFOs are in use, this status bit indicates the
state of FIFO2 is not the same as FIFO0. If Transmitter 0 (TXSF0 = 0) is not in use, this status bit
will indicate the state of FIFO2 is not the same as FIFO1. If Transmitter 1 is also not operating
(TXSF0 = TXSF1 = 0), this flag can never be set.
0 = Status of TXFIFO2 matches the other enabled TXFIFOs
1 = Status (data content level) of TXFIFO2 is different than the other enabled TXFIFOs
12.8.7.9 Receive Data Ready Flag (RDR)—Bit 7
This flag bit is set when Receive Data Register (SRX) or receive FIFO (RXFIFO) is loaded with
a new value. RDR is cleared when the CPU reads the SRX register. If RXFIFO is enabled, RDR
is cleared when receive FIFO is empty.
If the RIE bit is set, a receive data interrupt request is issued when the RDR bit is set. The
interrupt request vector depends on the state of the Receiver Overrun Error (ROE) bit on the SSR.
The RDR bit is cleared by Power-On Reset (POR) and ESSI reset (ESSIEN = 0).
12.8.7.10 Transmit Data Register Empty (TDE)—Bit 6
This flag bit is set when there is no data waiting to be transferred to the TXSR register. A transmit
FIFO (TXFIFO) is enabled when there is at least one empty slot in STX or TXFIFO. When the
TXFIFO is not enabled, the STX is empty. For example, when the contents of the STX register
are transferred into the Transmit Shift Register (TXSR). When set, the TDE bit indicates data
should be written to the STX register or to the STSR before the Transmit Shift Register becomes
empty, or an underrun error will occur.
The TDE bit is cleared when data is written to the STX register or to the STSR to disable trans-
mission of the next time slot. If the TIE bit is set, an ESSI transmit data interrupt request is issued
when the TDE bit is set. The vector of the interrupt depends on the state of the TUE bit in the
SSR. The TDE bit is set by Power-On Reset (POR) and ESSI reset (ESSIEN = 0).
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DSP56800FM/D 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:DSP56824 16-Bit Digital Signal Processor
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