參數(shù)資料
型號(hào)： DSP56800E
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： Digitial Signal Controller
中文描述： 對(duì)數(shù)碼信號(hào)控制器
文件頁數(shù)： 331/662頁
文件大?。?/td> 15984K
代理商： DSP56800E
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Register Descriptions (ESSI0_BASE = $1FFE20, ESSI1_BASE = $1FFE00)
Enhanced Synchronous Serial Interface (ESSI), Rev. 4
Freescale Semiconductor
12-31
12.8.7 ESSI Status Register (SSR)
This is a 16-bit,
read-only
register except for the RLS and TLS bits described in the following
third note. It is used to monitor the ESSI. The register is used to interrogate the status and serial
input flags of the ESSI. The status bits are described in the following paragraphs.
Figure 12-20. ESSI Status Register (SSR)
See Programmer’s Sheet on Appendix page B - 70
Note:
ESSI Status flag is updated when the ESSI is enabled.
Note:
All flags in the status portion of the SSR are updated after the first bit of the next ESSI
word has completed transmission or reception. The ROE and TUE status bits are
cleared by reading the SSR followed by a read/write to either the SRX or STX0-2
register, respectively.
Note:
The RLS and TLS status bits are cleared by reading the SSR, then writing 1 to the
appropriate bit of the SSR.
12.8.7.1 Input Flag 1 (IF1)—Bit 15
The IF1 bit is enabled only when SC1 is configured as an input flag and the Synchronous mode is
selected. For example, when the SYN bit is set and the TE2 and SCD1 bits are cleared. Please
refer to
Table 12-15
.
The ESSI latches any data present on the SC1 signal during reception of the first received bit
after the frame sync is detected. The IF1 bit is updated with this data when the data in the Receive
Shift Register is transferred into the Receive Data Register
If it is not enabled, the IF1 bit is cleared.
12.8.7.2 Input Flag 0 (IF0)—Bit 14
The IF0 bit is enabled only when SC0
is configured as an input flag and the Synchronous mode is
selected; that is to say, when the SYN bit is set and the TE1 and SCD0 bits are cleared. Please see
Table 12-16
for more information.
The ESSI latches any data present on the SC0 signal during reception of the first received bit
after the frame sync is detected. The IF0 bit is updated with this data when the data in the Receive
Base + $4
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read
IF1
IF0
TFF
TLS
RLS
TF1ERR
TF2ERR
RDR
TDE
ROE
TUE
TFS
RFS
RFF
TFE
Write
Reset
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
1
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