參數(shù)資料
型號： DSP56800E
廠商： 飛思卡爾半導體(中國)有限公司
英文描述： Digitial Signal Controller
中文描述： 對數(shù)碼信號控制器
文件頁數(shù)： 114/662頁
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代理商： DSP56800E
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Signal Description
5685X Digital Signal Controller User Manual, Rev. 4
4-6
Freescale Semiconductor
4.4 Signal Description
A description of the System Integration Module (SIM) signals are shown in
Tables 4-1
through
Tables 4-6
.
4.4.1 SIM Interface Signals
Table 4-1. IPBus Signals
Name
Type
Clock Domain
Function
CLK_IPB
Input
—
Peripheral bus clock
RD_DATA_Z
Output
CLK_IPB
Read data (tri-stateable)
WR_DATA
Input
CLK_IPB
Write data
ADDR
Input
CLK_IPB
R/W address (two LSBs of IPBus Address)
RWB
Input
CLK_IPB
Write enable (active low)
MODULE_EN
Input
CLK_IPB
Module enable (active low)
Table 4-2. Clock Generator Inputs/Outputs
Name
Type
Clock Domain
Function
CLK_SYS_DRAM
Output
CLK_MSTR
System clock to data RAM with hold off support
CLK_SYS_IPBB
Output
CLK_MSTR
System clock to IPBus Bridge with hold off support
CLK_SYS_CPUCLK
Output
CLK_MSTR
System clock to 56800E Core with hold off support
CLK_CPU_PCLK
Output
CLK_MSTR
Feeds PCLK input on 56800E Core
CLK_CPU_NCLK
Output
CLK_MSTR
Feeds NCLK input on 56800E Core
CLK_CPU_WCLK
Output
CLK_MSTR
Feeds WRAP_CLK input on 56800E Core
CLK_SYS_GENRI
Output
CLK_MSTR
General purpose system clock with hold off support
CLK_SYS_GENRI_INV
Output
CLK_MSTR
General purpose system clock with hold off support-inverted
CLK_SYS_CONT
Output
CLK_MSTR
Continuous system clock (feeds back into SIM)
CLK_PER_CONT
Output
CLK_MSTR
Peripheral bus clock
CLK_PER_CONT_INV
Output
CLK_MSTR
Inverted peripheral bus clock
CLK_CLKOUT
Output
CLK_MSTR
Output to CLKOUT output pad
PCLK_PHASE
Output
CLK_MSTR
Indicates peripheral clock phase (1=address 0=data)
HOLD OFF
Output
CLK_MSTR
Indicates at least one hold off control is asserted,
used to abort peripheral bus transactions
C7WAITST
Output
CLK_MSTR
Indicates to core if it’s system clock is to be stalled for reasons
other than a core reset (e.g. a hold off or core_stall)
CLK_MSTR
Input
CLK_MSTR
Master input clock from CGM module
CLK_OSC
Input
—
Master clock direct from oscillator bypassing CGM module
CLK_SCAN
Input
—
Scan mode clock
HOLD_DRAM
Input
—
Hold off request from data RAM
HOLD_IPBB
Input
CLK_MSTR
Hold off request from IPBus bridge
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PDF描述
DSP56853 Digitial Signal Controller
DSP56854 Digitial Signal Controller
DSP56855 Digitial Signal Controller
DSP56856 Digitial Signal Controller
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相關代理商/技術參數(shù)
參數(shù)描述
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DSP56800FM/D 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:DSP56824 16-Bit Digital Signal Processor
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