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參數(shù)資料
| 型號： | DSP56367P |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號處理器 |
| 文件頁數(shù)： | 48/100頁 |
| 文件大?。?/td> | 1039K |
| 代理商： | DSP56367P |
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External Memory Expansion Port (Port A)
DSP56367 Technical Data, Rev. 2.1
3-24
Freescale Semiconductor
173
Column address valid to CAS assertion
t
ASC
0.75
×
T
C
4.0
3.5
—
ns
174
CAS assertion to column address not valid
t
CAH
5.25
×
T
C
4.0
48.5
—
ns
175
RAS assertion to column address not valid
t
AR
7.75
×
T
C
4.0
73.5
—
ns
176
Column address valid to RAS deassertion
t
RAL
6
×
T
C
4.0
56.0
—
ns
177
WR deassertion to CAS assertion
t
RCS
3.0
×
T
C
4.0
26.0
—
ns
178
CAS deassertion to WR
4
assertion
t
RCH
1.75
×
T
C
4.0
13.5
—
ns
179
RAS deassertion to WR
4
assertion
t
RRH
0.25
×
T
C
2.0
0.5
—
ns
180
CAS assertion to WR deassertion
t
WCH
5
×
T
C
4.2
45.8
—
ns
181
RAS assertion to WR deassertion
t
WCR
7.5
×
T
C
4.2
70.8
—
ns
182
WR assertion pulse width
t
WP
11.5
×
T
C
4.5
110.5
—
ns
183
WR assertion to RAS deassertion
t
RWL
11.75
×
T
C
4.3
113.2
—
ns
184
WR assertion to CAS deassertion
t
CWL
10.25
×
T
C
4.3
103.2
—
ns
185
Data valid to CAS assertion (write)
t
DS
5.75
×
T
C
4.0
53.5
—
ns
186
CAS assertion to data not valid (write)
t
DH
5.25
×
T
C
4.0
48.5
—
ns
187
RAS assertion to data not valid (write)
t
DHR
7.75
×
T
C
4.0
73.5
—
ns
188
WR assertion to CAS assertion
t
WCS
6.5
×
T
C
4.3
60.7
—
ns
189
CAS assertion to RAS assertion (refresh)
t
CSR
1.5
×
T
C
4.0
11.0
—
ns
190
RAS deassertion to CAS assertion (refresh)
t
RPC
2.75
×
T
C
4.0
23.5
—
ns
191
RD assertion to RAS deassertion
t
ROH
11.5
×
T
C
4.0
111.0
—
ns
192
RD assertion to data valid
t
GA
10
×
T
C
7.0
—
93.0
ns
193
RD deassertion to data not valid
5
t
GZ
0.0
—
ns
194
WR assertion to data active
0.75
×
T
C
0.3
7.2
—
ns
195
WR deassertion to data high impedance
0.25
×
T
C
—
2.5
ns
1
The number of wait states for out-of-page access is specified in the DCR.
2
The refresh period is specified in the DCR.
3
The asynchronous delays specified in the expressions are valid for DSP56367.
4
Either t
RCH
or t
RRH
must be satisfied for read cycles.
5
RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF
and not t
GZ
.
Table 3-12 DRAM Out-of-Page and Refresh Timings, Eleven Wait States
1, 2, 3
(continued)
No.
Characteristics
Symbol
Expression
100 MHz
Unit
Min
Max
相關PDF資料 |
PDF描述 |
|---|---|
| DSP56367UM | 24-Bit Audio Digital Signal Processor |
| DSP56600 | Implementing Viterbi Decoders Using the VSL Instruction on DSP Families |
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| DSP56852VFE | 16-bit Digital Signal Controllers |
| DSP56853E | 16-bit Digital Signal Controllers |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DSP56367UM | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:24-Bit Audio Digital Signal Processor |
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| DSP56371AF180 | 制造商:Freescale Semiconductor 功能描述: |
| DSP56371D | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:high density CMOS device |
| DSP56371UM | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:DSP56371UM |
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