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參數(shù)資料
| 型號(hào)： | DSP56367P |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 42/100頁 |
| 文件大?。?/td> | 1039K |
| 代理商： | DSP56367P |
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External Memory Expansion Port (Port A)
DSP56367 Technical Data, Rev. 2.1
3-18
Freescale Semiconductor
141
CAS assertion to column address not valid
t
CAH
3.5
×
T
C
4.0
31.0
—
ns
142
Last column address valid to RAS deassertion
t
RAL
5
×
T
C
4.0
46.0
—
ns
143
WR deassertion to CAS assertion
t
RCS
1.25
×
T
C
4.0
8.5
—
ns
144
CAS deassertion to WR assertion
t
RCH
1.25
×
T
C
– 3.7
8.8
—
ns
145
CAS assertion to WR deassertion
t
WCH
3.25
×
T
C
4.2
28.3
—
ns
146
WR assertion pulse width
t
WP
4.5
×
T
C
4.5
40.5
—
ns
147
Last WR assertion to RAS deassertion
t
RWL
4.75
×
T
C
4.3
43.2
—
ns
148
WR assertion to CAS deassertion
t
CWL
3.75
×
T
C
4.3
33.2
—
ns
149
Data valid to CAS assertion (write)
t
DS
0.5
×
T
C
– 4.5
0.5
—
ns
150
CAS assertion to data not valid (write)
t
DH
3.5
×
T
C
4.0
31.0
—
ns
151
WR assertion to CAS assertion
t
WCS
1.25
×
T
C
4.3
8.2
—
ns
152
Last RD assertion to RAS deassertion
t
ROH
4.5
×
T
C
4.0
41.0
—
ns
153
RD assertion to data valid
t
GA
3.25
×
T
C
5.7
—
26.8
ns
154
RD deassertion to data not valid
6
t
GZ
0.0
—
ns
155
WR assertion to data active
0.75
×
T
C
– 1.5
6.0
—
ns
156
WR deassertion to data high impedance
0.25
×
T
C
—
2.5
ns
1
The number of wait states for Page mode access is specified in the DCR.
2
The refresh period is specified in the DCR.
3
The asynchronous delays specified in the expressions are valid for DSP56367.
4
All the timings are calculated for the worst case. Some of the timings are better for specific cases (for example, t
PC
equals
3
×
T
C
for read-after-read or write-after-write sequences). An expressions is used to calculate the maximum or minimum
value listed, as appropriate.
5
BRW[1–0] (DRAM control register bits) defines the number of wait states that should be inserted in each DRAM out-of-page
access.
6
RD deassertion always occurs after CAS deassertion; therefore, the restricted timing is t
OFF
and not t
GZ
.
Table 3-10 DRAM Page Mode Timings, Four Wait States
1, 2, 3
(continued)
No.
Characteristics
Symbol
Expression
4
100 MHz
Unit
Min
Max
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DSP56367UM | 24-Bit Audio Digital Signal Processor |
| DSP56600 | Implementing Viterbi Decoders Using the VSL Instruction on DSP Families |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| DSP56371AF180 | 制造商:Freescale Semiconductor 功能描述: |
| DSP56371D | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:high density CMOS device |
| DSP56371UM | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:DSP56371UM |
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