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參數(shù)資料
| 型號： | DSP56367P |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號處理器 |
| 文件頁數(shù)： | 29/100頁 |
| 文件大小： | 1039K |
| 代理商： | DSP56367P |
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External Clock Operation
DSP56367 Technical Data, Rev. 2.1
Freescale Semiconductor
3-5
3.7
External Clock Operation
The DSP56367 system clock is an externally supplied square wave voltage source connected to
EXTAL(
Figure 3-1
).
Figure 3-1 External Clock Timing
Internal clock cycle time with PLL disabled
T
C
—
2
×
ET
C
—
Instruction cycle time
I
CYC
—
T
C
—
1
DF = Division Factor
Ef = External frequency
ET
C
= External clock cycle
MF = Multiplication Factor
PDF = Predivision Factor
T
C
= internal clock cycle
2
Refer to the
DSP56300 Family Manual
for a detailed discussion of the PLL.
Table 3-5 Clock Operation
No.
Characteristics
Symbol
Min
Max
1
Frequency of EXTAL (EXTAL Pin Frequency)
The rise and fall time of this external clock should be 2 ns maximum.
Ef
2.0 ns
150.0
2
EXTAL input high
1, 2
With PLL disabled (46.7%–53.3% duty cycle
3
)
With PLL enabled (42.5%–57.5% duty cycle
3
)
ET
H
3.11 ns
2.83 ns
∞
157.0
μ
s
3
EXTAL input low
1, 2
With PLL disabled (46.7%–53.3% duty cycle
3
)
With PLL enabled (42.5%–57.5% duty cycle
3
)
ET
L
3.11 ns
2.83 ns
∞
157.0
μ
s
Table 3-4 Internal Clocks (continued)
Characteristics
Symbol
Expression
1, 2
Min
Typ
Max
EXTAL
V
ILC
V
IHC
Midpoint
Note: The midpoint is 0.5 (V
IHC
+ V
ILC
).
ET
H
ET
L
ET
C
3
4
2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DSP56367UM | 24-Bit Audio Digital Signal Processor |
| DSP56600 | Implementing Viterbi Decoders Using the VSL Instruction on DSP Families |
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| DSP56853E | 16-bit Digital Signal Controllers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| DSP56371AF180 | 制造商:Freescale Semiconductor 功能描述: |
| DSP56371D | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:high density CMOS device |
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