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參數(shù)資料
| 型號： | DSP56367P |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號處理器 |
| 文件頁數(shù)： | 47/100頁 |
| 文件大?。?/td> | 1039K |
| 代理商： | DSP56367P |
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External Memory Expansion Port (Port A)
DSP56367 Technical Data, Rev. 2.1
Freescale Semiconductor
3-23
191
RD assertion to RAS deassertion
t
ROH
4.5
×
T
C
4.0
221.0
—
146.0
—
ns
192
RD assertion to data valid
t
GA
4
×
T
C
7.5
—
192.5
—
125.8
ns
193
RD deassertion to data not valid
4
t
GZ
0.0
—
0.0
—
ns
194
WR assertion to data active
0.75
×
T
C
0.3
37.2
—
24.7
—
ns
195
WR deassertion to data high impedance
0.25
×
T
C
—
12.5
—
8.3
ns
1
The number of wait states for out of page access is specified in the DCR.
2
The refresh period is specified in the DCR.
3
Reduced DSP clock speed allows use of DRAM out-of-page access with four Wait states (
Figure 3-14
).
4
RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF
and not t
GZ
.
Table 3-12 DRAM Out-of-Page and Refresh Timings, Eleven Wait States
1, 2, 3
No.
Characteristics
Symbol
Expression
100 MHz
Unit
Min
Max
157
Random read or write cycle time
t
RC
12
×
T
C
120.0
—
ns
158
RAS assertion to data valid (read)
t
RAC
6.25
×
T
C
7.0
—
55.5
ns
159
CAS assertion to data valid (read)
t
CAC
3.75
×
T
C
7.0
—
30.5
ns
160
Column address valid to data valid (read)
t
AA
4.5
×
T
C
7.0
—
38.0
ns
161
CAS deassertion to data not valid (read hold time)
t
OFF
0.0
—
ns
162
RAS deassertion to RAS assertion
t
RP
4.25
×
T
C
4.0
38.5
—
ns
163
RAS assertion pulse width
t
RAS
7.75
×
T
C
4.0
73.5
—
ns
164
CAS assertion to RAS deassertion
t
RSH
5.25
×
T
C
4.0
48.5
—
ns
165
RAS assertion to CAS deassertion
t
CSH
6.25
×
T
C
4.0
58.5
—
ns
166
CAS assertion pulse width
t
CAS
3.75
×
T
C
4.0
33.5
—
ns
167
RAS assertion to CAS assertion
t
RCD
2.5
×
T
C
±
4.0
21.0
29.0
ns
168
RAS assertion to column address valid
t
RAD
1.75
×
T
C
±
4.0
13.5
21.5
ns
169
CAS deassertion to RAS assertion
t
CRP
5.75
×
T
C
4.0
53.5
—
ns
170
CAS deassertion pulse width
t
CP
4.25
×
T
C
4.0
38.5
—
ns
171
Row address valid to RAS assertion
t
ASR
4.25
×
T
C
4.0
38.5
—
ns
172
RAS assertion to row address not valid
t
RAH
1.75
×
T
C
4.0
13.5
—
ns
Table 3-11 DRAM Out-of-Page and Refresh Timings, Four Wait States
1, 2
(continued)
No.
Characteristics
Symbol
Expression
20 MHz
3
30 MHz
3
Unit
Min
Max
Min
Max
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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