參數(shù)資料
型號(hào)： CY7C924DX
廠商： Cypress Semiconductor Corp.
英文描述： 200-MBaud HOTLink Transceiver(200H波特?zé)峤硬迨瞻l(fā)器)
中文描述： 200 MBd的的HOTLink收發(fā)器（200小時(shí)波特?zé)峤硬迨瞻l(fā)器）
文件頁(yè)數(shù)： 33/58頁(yè)
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代理商： CY7C924DX
CY7C924DX
PRELIMINARY
33
CY7C924DX HOTLink Receiver Switching Waveforms
Notes:
27. When transferring data from the Receive FIFO to a depth expanded external FIFO, the data is sent to the external FIFO on the same clock cycle an RXEMPTY
indicates the data is available.
28. On inhibited reads, or if the Receive FIFO goes empty, the data outputs do not change.
29. When reading data from a UTOPIA compliant interface, the data is captured on the same clock cycle as the FIFO flag indicates data available, and not when
the FIFO indicates empty.
Cascade Timing
Read Cycle
NO OPERATION
RXCLK
RXEMPTY
RXEN
VALID DATA
t
RXCLKIP
t
RXCLKIH
t
RXCLKIL
t
RXENS
t
RXENH
AM*
RXDATA[11:0]
RXSC/D*
RXINT, LFI*
RXFULL
RXHALF*
t
RA
READ
READ
t
RA
Note 27
Note 28
FIFO EMPTY
t
RXCLKOP
t
RXCLKOH
t
RXCLKOL
UTOPIA Timing
Read Cycle
RXCLK
RXEMPTY*
RXEN*
VALID DATA
t
RXCLKIP
t
RXCLKIH
t
RXCLKIL
t
RXIENS
t
RXIENH,
t
RXOENH
AM*
RXDATA[11:0]
RXSC/D*
RXINT, LFI*
RXFULL*
RXHALF*
t
RA
READ
t
RA
Note 29
FIFO EMPTY
t
RXCLKOP
t
RXCLKOH
t
RXCLKOL
t
RXOENS
相關(guān)PDF資料
PDF描述
CY7C954DX ATM HOTLink Transceiver(ATM 熱接插收發(fā)器)
CY7C964A Bus Interface Logic Circuit
CY7C964A-UM Bus Interface Logic Circuit
CY7C964A-UMB Bus Interface Logic Circuit
CY7C964A-ASC Bus Interface Logic Circuit
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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