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參數(shù)資料
| 型號： | ARM7TDMI |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit Advanced RISC Machines(ARM) Microprocessor Core(32位ARM微處理器內(nèi)核芯片) |
| 中文描述： | 32位先進RISC機器公司（ARM）的微處理器核心（32位ARM的微處理器內(nèi)核芯片） |
| 文件頁數(shù)： | 67/208頁 |
| 文件大小： | 2420K |
| 代理商： | ARM7TDMI |
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Format Summary
4-3
4.2 Format Summary
The ARM instruction set formats are shown below.
Figure 4.1
ARM Instruction Set Formats
STR
Store register to memory
<address> : = Rd
SUB
Subtract
Rd : = Rn - Op2
SWI
Software interrupt
OS call
SWP
Swap register with memory
Rd : = [Rn], [Rn] : = Rm
TEQ
Test bit wise equality
CPSR flags : = Rn EOR Op2
TST
Test bits
CPSR flags : = Rn AND Op2
Table 4.1
ARM Instruction Set (Cont.)
Mnemonic
Instruction
Action
(Sheet 3 of 3)
3
1
2
8
2
7
2
6
2
5
2
4
2
3
2
2
2
1
2
0
1
9
1
8
1
7
1
6
1
5
1
4
1
3
1
2
1
1
1
0 9 8 7 6 5 4 3
0
Cond
0 0 1
Opcode
S
RN
RD
Operand 2
Data Processing/PSR
Transfer
Cond
0 0 0 0 0 0 A S
Rd
Rn
Rs
1 0 0 1
Rm
Multiply
Cond
0 0 0 0 1 U A S
RdHigh
RdLow
Rn
1 0 0 1
Rm
Multiply Long
Cond
0 0 0 1 0 B 0 0
Rn
Rd
0 0 0 0 1 0 0 1
Rm
Single Data Swap
Cond
0 0 0 1 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1
Rn
Branch and Exchange
Cond
0 0 0 P U 0 W L
Rn
Rd
0 0 0 0 1 S H 1
Rm
Halfword Data Transfer:
Register Offset
Cond
0 0 0 P U 1 W L
Rn
Rd
Offset 1 S H 1
Offset
Halfword Data Transfer:
Immediate Offset
Cond
0 1 I P U B W L
Rn
Rd
Offset
Single Data Transfer
Cond
0 1 1
1
Undefined
Cond
1 0 0 P U S W L
Rn
Register List
Block Data Transfer
Cond
1 0 1 L
Offset
Branch
Cond
1 1 0 P U N W L
Rn
CRd
CP#
Offset
Coprocessor Data
Transfer
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