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參數(shù)資料
| 型號(hào)： | ARM7TDMI |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit Advanced RISC Machines(ARM) Microprocessor Core(32位ARM微處理器內(nèi)核芯片) |
| 中文描述： | 32位先進(jìn)RISC機(jī)器公司（ARM）的微處理器核心（32位ARM的微處理器內(nèi)核芯片） |
| 文件頁數(shù)： | 167/208頁 |
| 文件大?。?/td> | 2420K |
| 代理商： | ARM7TDMI |
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Disabling EmbeddedICE Macrocell
9-17
9.8 Disabling EmbeddedICE Macrocell
EmbeddedICE macrocell may be disabled by wiring the DBGEN input
LOW.
When DBGEN is LOW, BREAKPT and DBGRQ to the core are forced
LOW, DBGACK from the core is also forced LOW and the IFEN input to
the core is forced HIGH, enabling interrupts to be detected by the core.
When DBGEN is LOW, EmbeddedICE macrocell is also put into a low
power mode.
9.9 EmbeddedICE Macrocell Timing
The EXTERN1 and EXTERN0 inputs are sampled by EmbeddedICE
macrocell on the falling edge of ECLK. Sufficient setup and hold time
must therefore be allowed for these signals.
9.10 Programming Restriction
The EmbeddedICE macrocell watchpoint units should only be
programmed when the clock to the core is stopped. This can be achieved
by putting the core into the debug state.
The reason for this restriction is that if the core continues to run at ECLK
rates when EmbeddedICE macrocell is being programmed at TCK rates,
it is possible for the BREAKPT signal to be asserted asynchronously to
the core.
This restriction does not apply if MCLK and TCK are driven from the
same clock, or if it is known that the breakpoint or watchpoint condition
can only occur some time after EmbeddedICE macrocell has been
programmed.
Note:
This restriction does not apply in any event to the Debug
Control or Status registers.
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