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參數(shù)資料
| 型號： | ARM7TDMI |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit Advanced RISC Machines(ARM) Microprocessor Core(32位ARM微處理器內核芯片) |
| 中文描述： | 32位先進RISC機器公司（ARM）的微處理器核心（32位ARM的微處理器內核芯片） |
| 文件頁數(shù)： | 117/208頁 |
| 文件大?。?/td> | 2420K |
| 代理商： | ARM7TDMI |
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Scan Chains and JTAG Interface
8-7
8.3.1.4 Action of ARM7TDMI in Debug State
Once the core is in debug state, nMREQ and SEQ are forced to indicate
internal cycles. This allows the rest of the memory system to ignore the
core and function as normal. Since the rest of the system continues
operation, the core must be forced to ignore aborts and interrupts.
The BIGEND signal should not be changed by the system during debug.
If it changes, not only will there be a synchronization problem, but the
programmer’s view of the core will change without the debugger’s
knowledge. nRESET must also be held stable during debug. If the
system applies reset to the core (ie. nRESET is driven LOW) then the
core’s state will change without the debugger’s knowledge.
The BL[3:0] signals must remain HIGH while the core is clocked by
DCLK in debug state to ensure all of the data in the scan cells is correctly
latched by the internal logic.
When instructions are executed in debug state, the core outputs (except
nMREQ and SEQ) will change asynchronously to the memory system.
For example, every time a new instruction is scanned into the pipeline,
the address bus will change. Although this is asynchronous it should not
affect the system, since nMREQ and SEQ are forced to indicate internal
cycles regardless of what the rest of ARM7TDMI is doing. The memory
controller must be designed to ensure that this asynchronous behavior
does not affect the rest of the system.
8.4 Scan Chains and JTAG Interface
There are three JTAG-style scan chains inside the core. These allow
testing, debugging and EmbeddedICE macrocell programming. The scan
chains are controlled from a JTAG-style TAP (Test Access Port)
controller. For further details of the JTAG specification, please refer to
IEEE Standard 1149.1 - 1990 “Standard Test Access Port and Boundary-
Scan Architecture” In addition, support is provided for an optional fourth
scan chain. This is intended to be used for an external boundary scan
chain around the pads of a packaged device. The control signals
provided for this scan chain are described later.
Note:
The scan cells are not fully JTAG compliant. The following
sections describe the limitations on their use.
相關PDF資料 |
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