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參數(shù)資料
| 型號： | ARM7TDMI |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit Advanced RISC Machines(ARM) Microprocessor Core(32位ARM微處理器內(nèi)核芯片) |
| 中文描述： | 32位先進RISC機器公司（ARM）的微處理器核心（32位ARM的微處理器內(nèi)核芯片） |
| 文件頁數(shù)： | 47/208頁 |
| 文件大小： | 2420K |
| 代理商： | ARM7TDMI |
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Registers
3-5
3.7.1 The ARM State Register Set
In ARM state, 16 general registers and one or two status registers are
visible at any one time. In privileged (nonuser) modes, mode-specific
banked registers are visible.
Figure 3.3
shows which registers are
available in each mode: the banked registers are marked with a shaded
triangle.
The ARM state register set contains 16 directly accessible registers: R0
to R15. All of these except R15 are general-purpose registers, and may
be used to hold either data or address values. In addition to these, there
is a seventeenth register used to store status information
3.7.1.1 Register 14
Used as the subroutine link register. This receives a copy of R15 when
a Branch and Link (BL) instruction is executed. At all other times it may
be treated as a general-purpose register. The corresponding banked
registers R14_svc, R14_irq, R14_fiq, R14_abt and R14_und are similarly
used to hold the return values of R15 when interrupts and exceptions
arise, or when Branch and Link instructions are executed within interrupt
or exception routines.
3.7.1.2 Register 15
Holds the Program Counter (PC). In ARM state, bits [1:0] of R15 are zero
and bits [31:2] contain the PC. In THUMB state, bit [0] is zero and bits
[31:1] contain the PC.
3.7.1.3 Register 16
This is the CPSR (Current Program Status Register). This contains
condition code flags and the current mode bits.
FIQ mode has seven banked registers mapped to R8–R14
(R8_fiq–R14_fiq). In ARM state, many FIQ handlers do not need to save
any registers. User, IRQ, Supervisor, Abort and Undefined each have two
banked registers mapped to R13 and R14, allowing each of these modes
to have a private stack pointer and link registers.
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參數(shù)描述 |
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