- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄378406 > ARM7TDMI (LSI Corporation) 32-Bit Advanced RISC Machines(ARM) Microprocessor Core(32位ARM微處理器內(nèi)核芯片) PDF資料下載
參數(shù)資料
| 型號： | ARM7TDMI |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit Advanced RISC Machines(ARM) Microprocessor Core(32位ARM微處理器內(nèi)核芯片) |
| 中文描述： | 32位先進RISC機器公司（ARM）的微處理器核心（32位ARM的微處理器內(nèi)核芯片） |
| 文件頁數(shù)： | 137/208頁 |
| 文件大?。?/td> | 2420K |
| 代理商： | ARM7TDMI |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁當前第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁
Determining the Core and System State
8-27
8.11.2 Determining System State
In order to meet the dynamic timing requirements of the memory system,
any attempt to access system state must occur synchronously to it. Thus,
the core must be forced to synchronize back to system speed. This is
controlled by the 33rd bit of scan chain 1.
Any instruction may be placed in scan chain 1 with bit 33 (the BREAKPT
bit) LOW. This instruction will then be executed at debug speed. To
execute an instruction at system speed, the instruction prior to it must be
scanned into scan chain 1 with bit 33 set HIGH.
After the system speed instruction has been scanned into the data bus
and clocked into the pipeline, the
BYPASS
instruction must be loaded into
the TAP controller. This will cause the core to automatically synchronize
back to MCLK (the system clock), execute the instruction at system
speed, and then re-enter debug state and switch itself back to the
internally generated DCLK. When the instruction has completed,
DBGACK will be HIGH and the core will have switched back to DCLK.
At this point, INTEST can be selected in the TAP controller, and
debugging can resume.
In order to determine that a system speed instruction has completed, the
debugger must look at both DBGACK and nMREQ. In order to access
memory, the core drives nMREQ LOW after it has synchronized back to
system speed. This transition is used by the memory controller to
arbitrate whether the core can have the bus in the next cycle. If the bus
is not available, the core may have its clock stalled indefinitely. Therefore,
the only way to tell that the memory access has completed, is to examine
the state of both nMREQ and DBGACK. When both are HIGH, the
access has completed. Usually, the debugger would be using
EmbeddedICE macrocell to control debugging, and by reading
EmbeddedICE’s status register, the state of nMREQ and DBGACK can
be determined. Refer to
Chapter 9, "EmbeddedICE Macrocell,"
for more
details.
By the use of system speed load multiples and debug speed store
multiples, the state of the system’s memory can be fed back to the debug
host.
相關PDF資料 |
PDF描述 |
|---|---|
| ART10012T | 28V Input, Triple Output / HYBRID - HIGH RELIABILITY RADIATION HARDENED DC/DC CONVERTER |
| ART10015T | 28V Input, Triple Output / HYBRID - HIGH RELIABILITY RADIATION HARDENED DC/DC CONVERTER |
| ART2812T | 28V Input, Triple Output / HYBRID - HIGH RELIABILITY RADIATION HARDENED DC/DC CONVERTER |
| ART28XXT | 28V Input, Triple Output / HYBRID - HIGH RELIABILITY RADIATION HARDENED DC/DC CONVERTER |
| AS115-61 | GaAs IC SP4T Non-Reflective Switch DC-2 GHz |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ARM7TDMI_G | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Technical Reference Manual |
| ARM7TDMI-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:周立功的中文ARM7TDI文檔 |
| ARM920T | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:System-on-Chip Platform OS Processor |
| ARM940T | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:TECHNICAL REFERENCE MANUAL |
| ARM946E-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
發(fā)布緊急采購，3分鐘左右您將得到回復。