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參數(shù)資料
| 型號(hào)： | ARM7TDMI |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit Advanced RISC Machines(ARM) Microprocessor Core(32位ARM微處理器內(nèi)核芯片) |
| 中文描述： | 32位先進(jìn)RISC機(jī)器公司（ARM）的微處理器核心（32位ARM的微處理器內(nèi)核芯片） |
| 文件頁數(shù)： | 180/208頁 |
| 文件大?。?/td> | 2420K |
| 代理商： | ARM7TDMI |
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10-10
Instruction Cycle Operations
10.8 Store Register
The first cycle of a store register is similar to the first cycle of load
register. During the second cycle the base modification is performed, and
at the same time the data is written to memory. There is no third cycle.
10.9 Load Multiple Registers
The first cycle of LDM is used to calculate the address of the first word
to be transferred, while performing a prefetch from memory. The second
cycle fetches the first word, and performs the base modification. During
the third cycle, the first word is moved to the appropriate destination
register while the second word is fetched from memory, and the modified
base is latched internally in case it is needed to patch up after an abort.
The third cycle is repeated for subsequent fetches until the last data word
has been accessed, then the final (internal) cycle moves the last word to
its destination register. The cycle timings are shown in
Table 10.11
.
The last cycle may be merged with the next instruction prefetch to form
a single memory N-cycle.
If an abort occurs, the instruction continues to completion, but all register
writing after the abort is prevented. The final cycle is altered to restore
the modified base register (which may have been overwritten by the load
activity before the abort occurred).
When the PC is in the list of registers to be loaded the current instruction
pipeline must be invalidated.
Table 10.10 Store Register Instruction Cycle Operations
Cycle
Address
MAS[1:0]
1
nRW
Data
nMREQ
SEQ
nOPC
nTRANS
1
pc + 2L
i
0
(pc + 2L)
0
0
0
c
2
2
alu
b/h/w
3
1
Rd
0
0
1
d
4
pc + 3L
1. i = 2 in ARM state and i = 1 in THUMB state.
2. c represents current mode dependent value.
3. b, h, and w are byte, halfword and word as defined in
Section 9.5, “Debug Control Register.”
4. d will either be 0 if the T bit has been specified in the instruction (e.g., SDRT), or c at all other times.
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