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參數(shù)資料
| 型號： | ARM7TDMI |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit Advanced RISC Machines(ARM) Microprocessor Core(32位ARM微處理器內(nèi)核芯片) |
| 中文描述： | 32位先進(jìn)RISC機(jī)器公司（ARM）的微處理器核心（32位ARM的微處理器內(nèi)核芯片） |
| 文件頁數(shù)： | 131/208頁 |
| 文件大?。?/td> | 2420K |
| 代理商： | ARM7TDMI |
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Test Data Registers
8-21
This does not affect the core since its internal state does not change until
it is clocked. However, the rest of the system needs to be aware that
every output could change asynchronously as data is moved around the
scan chain. External logic must ensure that this does not harm the rest
of the system.
8.9.5.2 Scan Chain 0
Scan chain 0 is intended primarily for interdevice testing (EXTEST), and
testing the core (INTEST). Scan chain 0 is selected using the
SCAN_N
instruction: see
Section 8.8.2, “SCAN_N (0b0010).”
INTEST allows serial testing of the core. The TAP Controller must be
placed in INTEST mode after scan chain 0 has been selected. During
Capture-DR, the current outputs from the core’s logic are captured in the
output cells. During Shift-DR, this captured data is shifted out while a
new serial test pattern is scanned in, thus applying known stimuli to the
inputs. During Run-Test/Idle, the core is clocked. Normally, the TAP
controller should only spend 1 cycle in Run-Test/Idle. The whole
operation may then be repeated.
For details of the core’s clocks during test and debug, see
Section 8.10,
“ARM7TDMI Core Clocks”
.
EXTEST allows interdevice testing, useful for verifying the connections
between devices on a circuit board. The TAP Controller must be placed
in EXTEST mode after scan chain 0 has been selected. During
Capture-DR, the current inputs to the core's logic from the system are
captured in the input cells. During Shift-DR, this captured data is shifted
out while a new serial test pattern is scanned in, thus applying known
values on the core’s outputs. During Update-DR, the value shifted into
the data bus D[31:0] scan cells appears on the outputs. For all other
outputs, the value appears as the data is shifted round. Note, during
Run-Test/Idle, the core is not clocked. The operation may then be
repeated.
Table 8.4
lists the Scan Chain 0 bit order.
相關(guān)PDF資料 |
PDF描述 |
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| ART10015T | 28V Input, Triple Output / HYBRID - HIGH RELIABILITY RADIATION HARDENED DC/DC CONVERTER |
| ART2812T | 28V Input, Triple Output / HYBRID - HIGH RELIABILITY RADIATION HARDENED DC/DC CONVERTER |
| ART28XXT | 28V Input, Triple Output / HYBRID - HIGH RELIABILITY RADIATION HARDENED DC/DC CONVERTER |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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