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參數(shù)資料
| 型號： | ARM7TDMI |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit Advanced RISC Machines(ARM) Microprocessor Core(32位ARM微處理器內(nèi)核芯片) |
| 中文描述： | 32位先進(jìn)RISC機(jī)器公司（ARM）的微處理器核心（32位ARM的微處理器內(nèi)核芯片） |
| 文件頁數(shù)： | 111/208頁 |
| 文件大?。?/td> | 2420K |
| 代理商： | ARM7TDMI |
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Book Title
8-1
Chapter 8
Debug Interface
This chapter describes the ARM7TDMI core advanced debug interface.
It contains the following sections:
Section 8.1, “Overview,” page 8-1
Section 8.2, “Debug Systems,” page 8-2
Section 8.3, “Debug Interface Signals,” page 8-4
Section 8.4, “Scan Chains and JTAG Interface,” page 8-7
Section 8.5, “Reset,” page 8-11
Section 8.6, “Pull-up Resistors,” page 8-11
Section 8.7, “Instruction Register,” page 8-11
Section 8.8, “Public Instructions,” page 8-12
Section 8.9, “Test Data Registers,” page 8-16
Section 8.10, “ARM7TDMI Core Clocks,” page 8-24
Section 8.11, “Determining the Core and System State,” page 8-25
Section 8.12, “PC Behavior During Debug,” page 8-30
Section 8.13, “Priorities/Exceptions,” page 8-33
Section 8.14, “Scan Interface Timing,” page 8-34
Section 8.15, “Debug Timing,” page 8-38
8.1 Overview
The core debug interface is based on the IEEE Std. 1149.1 - 1990,
“Standard Test Access Port and Boundary-Scan Architecture” Please
refer to this standard for an explanation of the terms used in this chapter
and for a description of the TAP controller states.
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