
26
Connection Diagrams
Chapter 4
AMD Opteron
Processor Data Sheet
23932 Rev 3.00 April 2003
Figure 2.
AMD Opteron
Processor Micro PGA
—
Top View, Left Side
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
A
L1_CADOUT_H[0]
L1_CADOUT_L[0]
L1_CADOUT_H[2]
L1_CADOUT_L[2]
L1_CLKOUT_H[0]
L1_CLKOUT_L[0]
L1_CADOUT_H[5]
L1_CADOUT_L[5]
L1_CADOUT_H[7] L1_CADOUT_L[7]
L1_CTLIN_L[0]
L1_CTLIN_H[0]
L1_CADIN_L[6]
B
VSS
L1_CADOUT_H[1]
VDD
L1_CADOUT_H[3]
VSS
L1_CADOUT_H[4]
VDD
L1_CADOUT_H[6]
VSS
L1_CTLOUT_H[0]
VDD
L1_CADIN_L[7]
VSS
C
VDDA1
VDDA3
L1_CADOUT_L[8]
L1_CADOUT_L[1]
L1_CADOUT_L[10]
L1_CADOUT_L[3]
L1_CLKOUT_L[1]
L1_CADOUT_L[4]
L1_CADOUT_L[13]
L1_CADOUT_L[6]
L1_CADOUT_L[15] L1_CTLOUT_L[0]
NC_C13
L1_CADIN_H[7]
L1_CADIN_H[14]
D
L0_REF0
VDDA2
L1_CADOUT_H[8]
VDD
L1_CADOUT_H[10]
VSS
L1_CLKOUT_H[1]
VDD
L1_CADOUT_H[13]
VSS
L1_CADOUT_H[15]
VDD
NC_D13
VSS
L1_CADIN_L[14]
E
L0_REF1
VSS
L1_CADOUT_H[9]
L1_CADOUT_L[9]
L1_CADOUT_H[11] L1_CADOUT_L[11] L1_CADOUT_H[12] L1_CADOUT_L[12] L1_CADOUT_H[14] L1_CADOUT_L[14]
NC_E11
NC_E12
L1_CADIN_L[15]
L1_CADIN_H[15]
L1_CADIN_L[13]
F
VSS
VSS
VSS
VDD
NC_F7
VSS
VID[3]
VSS
VDD
PWROK
VSS
VSS
VDD
G
L0_CADIN_H[1]
L0_CADIN_L[0]
L0_CADIN_H[0]
VSS
L0_CADIN_H[8]
NC_G6
VDD
DBRDY
VID[4]
VID[2]
VID[0]
RESET_L
VSS
NC_G14
VSS
H
L0_CADIN_L[1]
VDD
L0_CADIN_H[9]
L0_CADIN_L[9]
L0_CADIN_L[8]
VSS
NC_H7
VLDT_1
NC_H9
VLDT_1
VID[1]
NC_H12
NC_H13
NC_H14
VSS
J
L0_CADIN_H[3]
L0_CADIN_L[2]
L0_CADIN_H[2]
VDD
L0_CADIN_H[10]
LDTSTOP_L
DBREQ_L
VSS
VLDT_1
VSS
VLDT_1
VSS
VDD
VSS
VLDT_1
K
L0_CADIN_L[3]
VSS
L0_CADIN_H[11]
L0_CADIN_L[11]
L0_CADIN_L[10]
VDD
CORESENSE_H
NC_K8
VSS
VLDT_1
VSS
VDD
VSS
VLDT_1
VSS
L
L0_CADIN_H[4]
L0_CLKIN_L[0]
L0_CLKIN_H[0]
VSS
L0_CLKIN_H[1]
COREFB_L
COREFB_H
NC_L8
VDD
VSS
VDD
VSS
VDD
VSS
VDD
M
L0_CADIN_L[4]
VDD
L0_CADIN_H[12]
L0_CADIN_L[12]
L0_CLKIN_L[1]
VSS
VSS
VLDT_0
VSS
VDD
VSS
VDD
VSS
VDD
VSS
N
L0_CADIN_H[6]
L0_CADIN_L[5]
L0_CADIN_H[5]
VDD
L0_CADIN_H[13]
NC_N6
VLDT_0
VSS
VDD
VSS
VDD
VSS
VDD
VSS
VDD
P
L0_CADIN_L[6]
VSS
L0_CADIN_H[14]
L0_CADIN_L[14]
L0_CADIN_L[13]
VDD
VSS
VLDT_0
VSS
VDD
VSS
VDD
VSS
VDD
VSS
R
L0_CTLIN_H[0]
L0_CADIN_L[7]
L0_CADIN_H[7]
VSS
L0_CADIN_H[15]
NC_R6
VLDT_0
VSS
VDD
VSS
VDD
VSS
VDD
VSS
VDD
T
L0_CTLIN_L[0]
VDD
NC_T3
NC_T4
L0_CADIN_L[15]
VSS
NC_T7
VDD
VSS
VDD
VSS
VDD
VSS
VDD
VSS
U
L0_CADOUT_L[7]
L0_CTLOUT_H[0]
L0_CTLOUT_L[0]
VDD
NC_U5
NC_U6
VLDT_0
VSS
VDD
VSS
VDD
VSS
VDD
VSS
VDD
V
L0_CADOUT_H[7]
VSS
L0_CADOUT_L[15] L0_CADOUT_H[15]
NC_V5
VDD
VSS
VLDT_0
VSS
VDD
VSS
VDD
VSS
VDD
VSS
W
L0_CADOUT_L[5] L0_CADOUT_H[6]
L0_CADOUT_L[6]
VSS
L0_CADOUT_L[14]
NC_W6
VLDT_0
VSS
VDD
VSS
VDD
VSS
VDD
VSS
VDD
Y
L0_CADOUT_H[5]
VDD
L0_CADOUT_L[13] L0_CADOUT_H[13] L0_CADOUT_H[14]
VSS
VSS
VLDT_0
VSS
VDD
VSS
VDD
VSS
VDD
VSS
AA
L0_CLKOUT_L[0]
L0_CADOUT_H[4]
L0_CADOUT_L[4]
VDD
L0_CADOUT_L[12]
NC_AA6
VLDT_0
VSS
VDD
VSS
VDD
VSS
VDD
VSS
VDD
AB
L0_CLKOUT_H[0]
VSS
L0_CLKOUT_L[1]
L0_CLKOUT_H[1] L0_CADOUT_H[12]
VDD
VSS
VDD
VSS
VLDT_2
VSS
VDD
VSS
VLDT_2
VSS
AC
L0_CADOUT_L[2] L0_CADOUT_H[3]
L0_CADOUT_L[3]
VSS
L0_CADOUT_L[11]
NC_AC6
VLDT_2
VSS
VLDT_2
VSS
VDD
VSS
VLDT_2
AD L0_CADOUT_H[2]
VDD
L0_CADOUT_L[10] L0_CADOUT_H[10] L0_CADOUT_H[11]
VSS
TRST_L
VLDT_2
VSS
VLDT_2
VSS
VDD
VSS
VDD
VSS
AE
L0_CADOUT_L[0] L0_CADOUT_H[1]
L0_CADOUT_L[1]
VDD
L0_CADOUT_L[9]
TMS
TCK
TDO
NC_AE9
NC_AE10
NC_AE11
NC_AE12
NC_AE13
NC_AE14
THERMTRIP_L
AF
L0_CADOUT_H[0]
VSS
L0_CADOUT_L[8]
L0_CADOUT_H[8]
L0_CADOUT_H[9]
VDD
TDI
VSS
NC_AF9
VDD
NC_AF11
VSS
NC_AF13
VDD
NC_AF15
AG
NC_AG1
VSS
L2_CADIN_H[8]
L2_CADIN_L[8]
L2_CADIN_H[10]
L2_CADIN_L[10]
L2_CLKIN_H[1]
L2_CLKIN_L[1]
L2_CADIN_H[13]
L2_CADIN_L[13]
L2_CADIN_H[15]
L2_CADIN_L[15]
NC_AG13
NC_AG14
L2_CADOUT_L[14]
AH
THERMDC
NC_AH2
VSS
L2_CADIN_L[9]
VDD
L2_CADIN_L[11]
VSS
L2_CADIN_L[12]
VDD
L2_CADIN_L[14]
VSS
NC_AH12
VDD
L2_CADOUT_H[15]
VSS
AJ
THERMDA
NC_AJ2
L2_CADIN_H[0]
L2_CADIN_H[9]
L2_CADIN_H[2]
L2_CADIN_H[11]
L2_CLKIN_H[0]
L2_CADIN_H[12]
L2_CADIN_H[5]
L2_CADIN_H[14]
L2_CADIN_H[7]
NC_AJ12
L2_CTLOUT_L[0] L2_CADOUT_L[15]
L2_CADOUT_L[6]
AK
PRESENCE_DET
L2_CADIN_L[0]
VDD
L2_CADIN_L[2]
VSS
L2_CLKIN_L[0]
VDD
L2_CADIN_L[5]
VSS
L2_CADIN_L[7]
VDD
L2_CTLOUT_H[0]
VSS
L2_CADOUT_H[6]
AL
L2_CADIN_H[1]
L2_CADIN_L[1]
L2_CADIN_H[3]
L2_CADIN_L[3]
L2_CADIN_H[4]
L2_CADIN_L[4]
L2_CADIN_H[6]
L2_CADIN_L[6]
L2_CTLIN_H[0]
L2_CTLIN_L[0]
L2_CADOUT_L[7] L2_CADOUT_H[7]
L2_CADOUT_L[5]
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15