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參數(shù)資料
| 型號(hào)： | AM79C970AVCW |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | PCnet-PCI II Single-Chip Full-Duplex Ethernet Controller for PCI Local Bus Product |
| 中文描述： | 2 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP144 |
| 封裝： | TQFP-144 |
| 文件頁數(shù)： | 60/219頁 |
| 文件大?。?/td> | 1065K |
| 代理商： | AM79C970AVCW |
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AMD
P R E L I M I N A R Y
60
Am79C970A
19436A-30
FRAME
CLK
AD
IRDY
TRDY
C/
BE
DEVSEL
REQ
GNT
1
2
3
4
5
6
7
MD1
0000
0110
PAR
PAR
PAR
DATA
DATA
PAR
DEVSEL
is sampled
Figure 27. Descriptor Ring Read In Burst Mode
The settings of SWSTYLE (BCR20, bits 7–0) and
BWRITE (BCR18, bit 5) affect the way the PCnet-PCI II
controller performs descriptor write operations.
When SWSTYLE is set to ZERO, ONE or TWO, all
descriptor write operations are performed in non-burst
mode. The setting of BWRITE has no effect in
this configuration.
When SWSTYLE is set to THREE, the descriptor entries
are ordered to allow burst transfers. The PCnet-PCI II
controller will perform all descriptor write operations in
burst mode, if BWRITE is set to ONE.
A write transaction to the descriptor ring entries is the
only case where the PCnet-PCI II controller inserts a
wait state when being the bus master. Every data phase
in non-burst and burst mode is extended by one clock
cycle, during which
IRDY
is deasserted.
Table 5. Descriptor Write Sequence
SWSTYLE
BCR20[7:0]
BWRITE
BCR18[5]
AD Bus Sequence
0
X
Address = XXXX XX04h
Data = MD2[15:0], MD1[15:0]
Idle
Address = XXXX XX00h
Data = MD1[31:24]
1,2
X
Address = XXXX XX08h
Data = MD2[31:0]
Idle
Address = XXXX XX04h
Data = MD1[31:16]
3
0
Address = XXXX XX00h
Data = MD2[31:0]
Idle
Address = XXXX XX04h
Data = MD1[31:16]
3
1
Address = XXXX XX00h
Data = MD2[31:0]
Data = MD1[31:16]
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PDF描述 |
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