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參數(shù)資料
| 型號(hào)： | S71WS512NC0BFWY63 |
| 廠商： | Spansion Inc. |
| 英文描述： | Stacked Multi-Chip Product (MCP) |
| 中文描述： | 堆疊式多芯片產(chǎn)品（MCP） |
| 文件頁(yè)數(shù)： | 133/188頁(yè) |
| 文件大?。?/td> | 2252K |
| 代理商： | S71WS512NC0BFWY63 |
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September 15, 2005 S71WS-N_01_A4
S71WS-Nx0 Based MCPs
131
A d v a n c e I n f o r m a t i o n
32.3.2
Synchronous Burst R ead Timing W aveforms
32.3.2.1
Latency = 5, Burst Length = 4, WP = Low enable (WE# = V
IH
, MRS# = V
IH
).
CS# Toggling Consecutive Burst Read
Read Timings
Notes:
1.
The new burst operation can be issued only after the previous burst operation is finished. For the new burst operation,
t
BEADV
should be met.
/WAIT Low (t
WL
or t
): Data not available (driven by CS# low going edge or ADV# low going edge)
/WAIT High (t
): Data available (driven by Latency-1 clock)
/WAIT High-Z (t
WZ
): Data don’t care (driven by CS# high going edge).
Multiple clock risings are allowed during low ADV# period. The burst operation starts from the first clock rising.
Burst Cycle Time (t
BC
) should not be over 2.5μs.
Figure 32.3 Timing Waveform of Burst Read Cycle (1)
2.
3.
4.
Table 32.2 Burst Read AC Characteristics
Symbol
t
CSHP
t
BEL
t
OEL
t
BLZ
t
OLZ
t
HZ
t
CHZ
Speed
Units
ns
Symbol
t
OHZ
t
BHZ
t
CD
t
OH
t
WL
t
WH
t
WZ
Speed
Units
Min
5
1
1
5
5
—
—
Max
—
—
—
—
—
10
7
Min
—
—
—
3
—
—
—
Max
7
7
10
—
10
12
7
ns
clock
ns
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
ADV#
Address
CS#
Data out
OE#
CLK
DQ0
DQ1
DQ2
DQ3
t
CD
Valid
Latency 5
t
HZ
Valid
t
ADVS
t
ADVH
t
AS(B)
t
AH(B)
t
CSS(B)
T
t
OH
Dont Care
WAIT#
t
BLZ
t
BEL
t
OEL
t
OLZ
High-Z
0
t
WH
t
WL
t
WZ
t
CHZ
t
OHZ
t
BHZ
t
CSHP
t
WL
t
WH
t
BEADV
t
BC
LB#, UB#
Undefined
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