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參數(shù)資料
| 型號： | S71WS512NC0BFWY63 |
| 廠商： | Spansion Inc. |
| 英文描述： | Stacked Multi-Chip Product (MCP) |
| 中文描述： | 堆疊式多芯片產(chǎn)品（MCP） |
| 文件頁數(shù)： | 113/188頁 |
| 文件大?。?/td> | 2252K |
| 代理商： | S71WS512NC0BFWY63 |
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September 15, 2005 S71WS-N_01_A4
S71WS-Nx0 Based MCPs
111
A d v a n c e I n f o r m a t i o n
24 Synchronous Burst Operation
Burst mode operations enable the system to get high performance read and write operation. The
address to be accessed is latched on the rising edge of clock or ADV# (whichever occurs first).
CS# should be setup before the address latch. During this first clock rising edge, WE# indicates
whether the operation is going to be a Read (WE# High) or a Write (WE# Low).
For the optimized Burst Mode of each system, the system should determine how many clock cy-
cles are required for the first data of each burst access (Latency Count), how many words the
device outputs during an access (Burst Length) and which type of burst operation (Burst Type:
Linear or Interleave) is needed. The Wait Polarity should also be determined (See
Table 22.2
).
24.1
Synchronous Burst Read Operation
The Synchronous Burst Read command is implemented when the clock rising is detected during
the ADV# low pulse. ADV# and CS# should be set up before the clock rising. During the Read
command, WE# should be held in V
IH
. The multiple clock risings (during the low ADV# period)
are allowed, but the burst operation starts from the first clock rising. The first data will be out
with Latency count and t
CD
.
24.2
Synchronous Burst Write Operation
The Synchronous Burst Write command is implemented when the clock rising is detected during
the ADV# and WE# low pulse. ADV#, WE# and CS# should be set up before the clock rising. The
multiple clock risings (during the low ADV# period) are allowed but, the burst operation starts
from the first clock rising. The first data will be written in the Latency clock with t
DS
.
Note:
Latency 5, BL 4, WP: Low Enable
Figure 24.1 Synchronous Burst Read
Note:
Latency 5, BL 4, WP: Low Enable
Figure 24.2 Synchronous Burst Write
CLK
ADV#
Addr.
OE#
CS#
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
UB#, LB#
WAIT#
Data Out
CLK
ADV#
Addr
WE#
CS#
0
1
2
3
4
5
6
7
8
9
10
11
12
13
WAIT#
Data in
UB#, LB#
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PDF描述 |
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