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參數(shù)資料
| 型號： | S71PL129JA0BFI9P2 |
| 廠商： | SPANSION LLC |
| 元件分類： | 存儲器 |
| 英文描述： | Stacked Multi-Chip Product (MCP) Flash Memory |
| 中文描述： | SPECIALTY MEMORY CIRCUIT, PBGA64 |
| 封裝： | 8 X 11.60 MM, 1.20 MM HEIGHT, LEAD FREE, FBGA-64 |
| 文件頁數(shù)： | 66/149頁 |
| 文件大?。?/td> | 2693K |
| 代理商： | S71PL129JA0BFI9P2 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁當(dāng)前第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁
66
S29PL129J for MCP
S29PL129J_MCP_00_A0 June 4, 2004
A d v a n c e I n f o r m a t i o n
VCC RampRate
All DC characteristics are specified for a V
CC
ramp rate > 1V/100 μs and V
CC
> = V
CCQ
- 100 mV. If the V
CC
ramp rate is < 1V/100 μs, a hardware reset
required.+
Read Operations
Notes:
1. Not 100% tested.
2. See
Figure 9
and
Table 16
for test specifications
3. Measurements performed by placing a 50 ohm termination on the data pin with a bias of V
CC
/2. The time from OE#
high to the data bus driven to V
CC
/2 is taken as t
DF
.
4. S29PL129J has two CE# (CE1#, CE2#).
5. Valid CE1# / CE2# conditions: (CE1# = V
IL
,CE2# = V
IH
) or (CE1# = V
IH
,CE2# = V
IL
) or (CE1# = V
IH,
CE2# = V
IH
)
6. Valid CE1# / CE2# transitions: (CE1# = V
IL
,CE2# = V
IH
) or (CE1# = V
IH
,CE2# = V
IL
) to (CE1# = CE2# = V
IH
)
7. Valid CE1# / CE2# transitions: (CE1# = CE2# = V
IH
) to (CE1# = V
IL
,CE2# = V
IH
) or (CE1# = V
IH
,CE2# = V
IL
)
8. For 70pF Output Load Capacitance, 2 ns is added to the above t
ACC
,t
CE
,t
PACC
,t
OE
values for all speed grades
Figure 10. Input Waveforms and Measurement Levels
Table 18. Read-Only Operations
Parameter
Description
Test Setup
Speed Options
JEDEC
Std.
55
60
65
70
Unit
t
AVAV
t
RC
Read Cycle Time (
Note 1
)
Min
55
60
65
70
ns
t
AVQV
t
ACC
Address to Output Delay
CE#, OE# = V
IL
Max
55
60
65
70
ns
t
ELQV
t
CE
Chip Enable to Output Delay
OE# = V
IL
Max
55
60
65
70
ns
t
PACC
Page Access Time
Max
20
25
25
30
ns
t
GLQV
t
OE
Output Enable to Output Delay
Max
20
25
30
ns
t
EHQZ
t
DF
Chip Enable to Output High Z (
Note 3
)
Max
16
ns
t
GHQZ
t
DF
Output Enable to Output High Z
(Notes
1
,
3
)
Max
16
ns
t
AXQX
t
OH
Output Hold Time From Addresses, CE# or
OE#, Whichever Occurs First (
Note 3
)
Min
5
ns
t
OEH
Output Enable Hold
Time (
Note 1
)
Read
Min
0
ns
Toggle and
Data# Polling
Min
10
ns
VIO
0.0 V
VIO/2
VIO/2
Output
Measurement Level
In
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S71PL129JC0BFW9Z0 | Stacked Multi-Chip Product (MCP) Flash Memory |
| S71PL129JB0BFW9Z0 | Stacked Multi-Chip Product (MCP) Flash Memory |
| S71PL129JA0BFW9Z0 | Stacked Multi-Chip Product (MCP) Flash Memory |
| S71PL129JC0BAW9Z2 | Stacked Multi-Chip Product (MCP) Flash Memory |
| S71PL129JB0BAW9Z2 | Stacked Multi-Chip Product (MCP) Flash Memory |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S71PL129JA0BFI9P3 | 制造商:SPANSION 制造商全稱:SPANSION 功能描述:Stacked Multi-Chip Product (MCP) Flash Memory |
| S71PL129JA0BFI9U0 | 制造商:SPANSION 制造商全稱:SPANSION 功能描述:Stacked Multi-Chip Product (MCP) Flash Memory |
| S71PL129JA0BFI9U2 | 制造商:SPANSION 制造商全稱:SPANSION 功能描述:Stacked Multi-Chip Product (MCP) Flash Memory |
| S71PL129JA0BFI9U3 | 制造商:SPANSION 制造商全稱:SPANSION 功能描述:Stacked Multi-Chip Product (MCP) Flash Memory |
| S71PL129JA0BFI9Z0 | 制造商:SPANSION 制造商全稱:SPANSION 功能描述:Stacked Multi-Chip Product (MCP) Flash Memory |
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