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參數(shù)資料
| 型號(hào)： | S5935QF |
| 廠商： | APPLIEDMICRO INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI 5V Bus Master/Target Device 32-bit |
| 中文描述： | PCI BUS CONTROLLER, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 69/190頁 |
| 文件大?。?/td> | 748K |
| 代理商： | S5935QF |
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5-61
ADD-ON BUS OPERATION REGISTERS
S5935
ADD-ON BUS OPERATION REGISTERS
The Add-On bus interface provides access to 18
DWORDs (72 bytes) of data, control and status infor-
mation. All of these locations are accessed by assert-
ing the Add-On bus chip select pin (SELECT#) in
conjunction with either the read or write control
strobes (signal pin RD# or WR#). Access to the FIFO
can also be achieved through use of the dedicated
pins, RDFIFO# and WRFIFO#. The dedicated pins
for control of the FIFO are provided to optionally
implement Direct Memory Access (DMA) on the Add-
On bus, or to connect with an external FIFO.
This register group represents the primary method for
communication between the Add-On and PCI buses
as viewed by the Add-On. The flexibility of this ar-
rangement allows a number of user-defined software
protocols to be built. For example, data, software as-
signed commands, and command parameters can be
exchanged between the PCI and Add-On buses us-
ing either the mailboxes or FIFOs with or without
handshaking interrupts. The register structure is very
similar to that of the PCI operation register set. The
major difference between the PCI bus and Add-On
bus register complement are the absence of bus
master control registers (4) on the Add-On side and
the addition of two “pass-through” registers. Table 1
lists the Add-On interface registers.
Address
Abbreviation
Register Name
00h
AIMB1
Add-On Incoming Mailbox Register #1
04h
AIMB2
Add-On Incoming Mailbox Register #2
08h
AIMB3
Add-On Incoming Mailbox Register #3
0Ch
AIMB4
Add-On Incoming Mailbox Register #4
10h
AOMB1
Add-On Outgoing Mailbox Register #1
14h
AOMB2
Add-On Outgoing Mailbox Register #2
18h
AOMB3
Add-On Outgoing Mailbox Register #3
1Ch
AOMB4
Add-On Outgoing Mailbox Register #4
20h
AFIFO
Add-On FIFO port
24h
MWAR
1
Bus Master Write Address Register
28h
APTA
Add-On Pass-Through Address
2Ch
APTD
Add-On Pass-Through Data
30h
MRAR
1
Bus Master Read Address Register
34h
AMBEF
Add-On Mailbox Empty/Full Status
38h
AINT
Add-On Interrupt control
3Ch
AGCSTS
Add-On General Control and Status Register
58h
MWTC
1
Bus Master Write Transfer Count
5Ch
MRTC
1
Bus Master Read Transfer Count
Table 1. Operation Registers — Add-On Interface
1. See Add-On Initiated Bus Mastering.
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PDF描述 |
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