參數(shù)資料
型號： PIC16F785
廠商： Microchip Technology Inc.
英文描述： 20-Pin Flash-Based 8-Bit CMOS Microcontroller with Two-Phase Asychronous Feedback PWM, Dual High-Speed Comparators and Dual Operational Amplifiers
中文描述： 20引腳基于閃存的8兩相異步反饋的PWM，雙高位CMOS微控制器的高速比較器和雙運(yùn)算放大器
文件頁數(shù)： 59/178頁
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代理商： PIC16F785
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2004 Microchip Technology Inc.
Preliminary
DS41249A-page 57
PIC16F785
8.2
Compare Mode
In Compare mode, the 16-bit CCPR1 register value is
constantly compared against the TMR1 register pair
value. When a match occurs, the RC5/CCP1 pin is:
Driven high
Driven low
Remains unchanged
The action on the pin is based on the value of control
bits CCP1M<3:0> (CCP1CON<3:0>). At the same
time, interrupt flag bit CCP1IF (PIR1<5>) is set.
FIGURE 8-2:
COMPARE MODE
OPERATION BLOCK
DIAGRAM
8.2.1
CCP1 PIN CONFIGURATION
The user must configure the RC5/CCP1 pin as an
output by clearing the TRISC<5> bit.
8.2.2
TIMER1 MODE SELECTION
Timer1 must be running in Timer mode or Synchro-
nized Counter mode if the CCP module is using the
compare feature. In Asynchronous Counter mode, the
compare operation may not work.
8.2.3
SOFTWARE INTERRUPT MODE
When Generate Software Interrupt mode is chosen
(CCP1M<3:0> =
1010
), the RC5/CCP1 pin is not
affected. The CCP1IF (PIR1<5>) bit is set, causing a
CCP interrupt (if enabled). See Register 8-1.
8.2.4
SPECIAL EVENT TRIGGER
In this mode (CCP1M<3:0> =
1011
), an internal
hardware trigger is generated, which may be used to
initiate an action. See Register 8-1.
The special event trigger output of CCP resets the
TMR1 register pair. This allows the CCPR1 register to
effectively be a 16-bit programmable period register for
Timer1. The special event trigger output also starts an
A/D conversion (if the A/D module is enabled).
TABLE 8-2:
REGISTERS ASSOCIATED WITH CAPTURE, COMPARE, AND TIMER1
CCPR1H CCPR1L
TMR1H
TMR1L
Comparator
Q
S
R
Output
Logic
Special Event Trigger
Set Flag bit CCP1IF
(PIR1<5>)
4
Match
TRISC<5>
Output Enable
CCP1CON<3:0>
Mode Select
Pin
Special Event Trigger will:
clear TMR1H and TMR1L registers
NOT set interrupt flag bit TMR1F (PIR1<0>)
set the GO/DONE bit (ADCON0<1>)
RC5/CCP1
Note:
Clearing the CCP1CON register will force
the RC5/CCP1 compare output latch to the
default low level. This is not the PORTC
I/O data latch.
Note:
The special event trigger from the CCP
module will not set interrupt flag bit
TMR1IF (PIR1<0>).
Addr
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Value on:
POR, BOR
Value on
all other
Resets
0Bh
8Bh
INTCON
GIE
PEIE
T0IE
INTE
RAIE
T0IF
INTF
RAIF
0000 0000
0000 0000
0Ch
PIR1
EEIF
ADIF
CCP1IF
C2IF
C1IF
OSFIF
TMR2IF
TMR1IF
0000 0000
0000 0000
0Eh
TMR1L
Holding register for the Least Significant Byte of the 16-bit TMR1 register
xxxx xxxx
uuuu uuuu
0Fh
TMR1H
Holding register for the Most Significant Byte of the 16-bit TMR1 register
xxxx xxxx
uuuu uuuu
10h
T1CON
T1GINV
TMR1GE
T1CKPS1
T1CKPS0
T1OSCEN
T1SYNC
TMR1CS
TMR1ON
0000 0000
uuuu uuuu
1Ah
CM2CON1
MC1OUT
MC2OUT
—
—
—
—
T1GSS
C2SYNC
00-- --10
00-- --10
13h
CCPR1L
Capture/Compare/PWM Register1 Low Byte
xxxx xxxx
uuuu uuuu
14h
CCPR1H
Capture/Compare/PWM Register1 High Byte
xxxx xxxx
uuuu uuuu
15h
CCP1CON
—
—
DC1B1
DC1B0
CCP1M3
CCP1M2
CCP1M1
CCP1M0
--00 0000
--00 0000
87h,
187h
TRISC
TRISC7
TRISC6
TRISC5
TRISC4
TRISC3
TRISC2
TRISC1
TRISC0
--11 1111
--11 1111
8Ch
PIE1
EEIE
ADIE
CCP1IE
C2IE
C1IE
OSFIE
TMR2IE
TMR1IE
0000 0000
0000 0000
Legend:
— = Unimplemented locations, read as ‘
0
’,
u
= unchanged,
x
= unknown.
Shaded cells are not used by the Capture, Compare or Timer1 module.
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