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參數資料
| 型號： | MT90883 |
| 廠商： | Zarlink Semiconductor Inc. |
| 英文描述： | TDM to Packet Processors |
| 中文描述： | TDM到分組處理器 |
| 文件頁數： | 43/97頁 |
| 文件大?。?/td> | 702K |
| 代理商： | MT90883 |
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MT90880/1/2/3
Data Sheet
43
Zarlink Semiconductor Inc.
the slave devices. The MT9088x family can also be connected as slave devices to older TDM backplanes such
as MVIP and H-MVIP buses (reference 9), either directly or through a TDM switch.
In synchronous slave mode although the DPLL is not used to sample data from the WAN TDM ports, it is still
used to provide the clocks required by the internal TDM switch. The device is able to tolerate jitter on the
primary and secondary reference clocks in excess of the G.823 and G.824 standards (references 11 and 12)
when the WAN TDM ports are run at 2.048 Mbs data rate.
Figure 21 - Connecting to an H.100/H.110 Backplane in Synchronous Slave Mode
MT90880
TDM-IP Processor
WAN_STI0
WAN_STO0
DPLL
Slave Mode Bypass
ST-bus 8.192Mbit/s mode
MUX
WAN_CLKI0
WAN_FRMI0
WAN_STI1
WAN_STO1
WAN_CLKI1
WAN_FRMI1
WAN_CLKI31
WAN_FRMI31
H.100 / H.110
backplane
CT_STio0
CT_STio1
WAN_STI7
WAN_STO7
CT_STio31
8.192 MHz
CT_C8_A
CT_C8_B
/CT_FRAME_A
/CT_FRAME_B
WAN_CLKI2
WAN_FRMI2
WAN_CLKO
WAN_FRMO
MT90866
H.100/H.110
TDM Switch
STio0
STo0
STi0
STo1
STi1
STi7
STo7
8.192 MHz
C8_A_io
C8_B_io
FRAME_A_io
FRAME_B_io
ST_CKo0
ST_CKo1
ST_FPo0
ST_FPo1
16.384 MHz
16.384 MHz
STio31
STio1
internal TDM
clock and frame
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PDF描述 |
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