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參數(shù)資料
| 型號： | M30245MC-XXXGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 173/244頁 |
| 文件大?。?/td> | 3535K |
| 代理商： | M30245MC-XXXGP |
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Specifications in this manual are tentative and subject to change
Rev. E
MITSUBISHI MICROCOMPUTERS
M30245 Group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
34
Processor Mode
Software wait
A software wait of one to three BCLK cycles can be inserted by setting the wait bit (bit 7) of the processor
mode register 1 (address 000516) (Note), bits 4 to 7 of the chip select control register (address 000816)
and the bits in the chip select expansion register (address 001B16).
A software wait is inserted in the internal ROM/RAM area and in the external memory area by setting the
wait bit of the processor mode register 1. When set to “0”, each bus cycle is executed in one BCLK cycle.
When set to “1”, each bus cycle is executed in two BCLK cycles. After the microcomputer has been reset,
this bit defaults to “0”. When set to “1”, a wait is applied to all memory areas (two BCLK cycles), regardless
of the contents of bits 4 to 7 of the chip select control register and the bits in the chip select expansion
register. Set this bit after referring to the recommended operating conditions (main clock input oscillation
frequency) of the electric characteristics. However, when the user is using the RDY signal, the relevant bit
in the chip select control register’s bits 4 to 7 must be set to “0”.
When the wait bit of the processor mode register 1 is “0”, software waits can be set independently for each
of the 4 chip select memory areas. Bits 4 to 7 of the chip select control register correspond to chip selects
CS0 to CS3. When one of these bits is set to “1”, the read bus cycle is executed in one BCLK cycle and
the write bus cycle is executed in two BCLK cycles. When set to “0”, the read and write bus cycles are
executed in two, three or four BCLK cycles, depending on the settings in the chip select expansion regis-
ter. The bits in the chip select expansion register are only valid when the corresponding bit in the chip
select control register is set to "0". When the bits in the chip select control register are set to "1", the
corresponding bits in the chip select expansion register must be set to "002". The bits in the chip select
control register and chip select expansion register default to “0” after the microcomputer has been reset.
The SFR area is always accessed in two BCLK cycles regardless of the setting of these control bits.
Table 1.22 shows the software waits and bus cycles. Figures 1.15 and 1.16 show example bus timing
when using software waits.
Note: When a software wait is inserted in the internal ROM area, BCLK must be 8 MHz or higher.
Note: Before attempting to change the contents of the processor mode register 1, set bit 1 of the protect
register (address 000A16) to “1”.
Table 1.22. Software waits and bus cycles
Note 1: When using the RDY signal, always set this bit to "0".
Note 2: Set the CSxW bit to 0 before setting these bits. Also, when setting the CSxW bit to 1, be sure to reset these bits to '002' first.
Area
PM17
CSxW
(Note 1)
CSExW
(Note 2)
Bus Cycles
Read
Write
SFR
Invalid
2BCLK cycles
2 BCLK cycles
Internal ROM/RAM
0
Invalid
1 BCLK cycle
1
Invalid
2 BCLK cycles
External memory area
0
00
2 BCLK cycles
0
01
3 BCLK cycles
0
10
4 BCLK cycles
0
11
Invalid
0
1
00
1 BCLK cycle
2 BCLK cycles
1
0
00
2 BCLK cycles
1
0
01
3 BCLK cycles
1
0
10
4 BCLK cycles
1
0
11
Invalid
1
00
2 BCLK cycles
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