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參數(shù)資料
| 型號： | LSIFC919 |
| 英文描述： | LSIFC919 Single Channel Fibre Channel I/O Processor technical manual v2.0 10/01 |
| 中文描述： | LSIFC919單通道光纖通道I / O處理器技術(shù)手冊2.0 10/01 |
| 文件頁數(shù)： | 83/144頁 |
| 文件大小： | 1496K |
| 代理商： | LSIFC919 |
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Host Interface Registers
5-27
RA
Reset Adapter (Write Only)
This write only bit will cause a Soft Reset condition within
the LSIFC909 design. The bit will be self-cleared after
eight PCI clock periods. After this bit is deasserted, the
IOP ARM will be executing from its default Reset Vector.
2
DisARM
Disable ARM (Read/Write)
The DisARM bit when set to 1 causes the IOP ARM to
be held reset. This bit is used primarily to enable
downloading of code/data by a host resident utility.
1
DME
Diagnostic Memory Enable (Read/Write)
This bit when set to 1 enables Diagnostic Memory
accesses using PCI Memory 1 address space. If
writes/reads to Memory 1 space are attempted with this
bit cleared to 0, they will be properly terminated on the
PCI bus but be NOP’d by the chip.
0
Register: 0x0C
Test Base Address
Read/Write
The
Test Base Address
register is used to specify the base address for
Diagnostic Memory (Memory 1) access.
TBAddr
Test Base Address (Read/Write)
Significant bits determined by the size of Diagnostic
Memory (refer to DiagMemSize field of Config0 register).
[31:16]
R
Reserved (Read Only)
Reserved for future use.
[15:0]
31
16
TBAddr
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
15
0
R
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
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