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參數(shù)資料
| 型號(hào)： | LSIFC919 |
| 英文描述： | LSIFC919 Single Channel Fibre Channel I/O Processor technical manual v2.0 10/01 |
| 中文描述： | LSIFC919單通道光纖通道I / O處理器技術(shù)手冊2.0 10/01 |
| 文件頁數(shù)： | 69/144頁 |
| 文件大?。?/td> | 1496K |
| 代理商： | LSIFC919 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁當(dāng)前第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁
PCI Configuration Registers
5-13
Register: 0x0C
BIST/Header/Latency/Cache Line
Read/Write
BIST
Built-In Self-Test (Read Only)
[31:24]
HdTyp
Header Type (Read Only)
This register identifies the layout of bytes 0x10 through
0x3F in configuration space and also whether or not the
device contains multiple functions. The value of this
register is 0x00.
[23:16]
LatTim
Latency Timer (Read/Write)
The
Latency Timer
register specifies, in units of PCI bus
clocks, the value of the Latency Timer for this PCI bus
master. The LSIFC909 supports this timer. All eight bits
are writable, allowing latency values of 0–255 PCI clocks.
Use the following equation to calculate an optimum
latency value for the LSIFC909:
[15:8]
Latency = 2 + (Burst Size * (typical wait states + 1)).
Values greater than optimum are also acceptable.
Cache
Cache Line Size (Read/Write)
This register specifies the system cache line size in units
of 32-bit words. Setting this bit causes the LSIFC909 to
align to cache line boundaries before allowing any
bursting, except during Memory Moves in which the read
and write addresses are not aligned to a burst size
boundary. For more information on this register, see
Section 5.3.3, “Memory Write and Invalidate Command.”
[7:0]
31
24
23
16
BIST
HdTyp
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
15
8
7
0
LatTim
Cache
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
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