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參數(shù)資料
| 型號： | LR38666Y |
| 廠商： | Sharp Corporation |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | CMOS digital signal processor |
| 中文描述： | CMOS數(shù)字信號處理器 |
| 文件頁數(shù)： | 37/38頁 |
| 文件大?。?/td> | 203K |
| 代理商： | LR38666Y |
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LR38666Y
37
AUDIOIF TIMING
T
ASCLK
T
ASCLK
T
ASDIS
T
ASDIH
T
ASDIS
T
ASDOD
T
ARSYNCOD
T
AXSYNCOD
T
ASDOD
T
ARSYNCOD
T
AXSYNCOD
T
ASDIH
ASCLK
ASDI
ARSYNCO
AXSYNCO
ASCLK
ASDI
ASDO
ARSYNCO
AXSYNCO
ASDO
Fig. 20 AUDIOIF Communication Cycle
(DV
DD
= 3.3 V, DV
DD2
= 2.5 V, T
A
= 0 to +70C)
PARAMETER
SYMBOL
CONDITIONS
MIN.
TYP.
1/4 T
ASCK
1/4 T
ASCK
T
ASCK
UNIT
NOTE
MAX.
Input setup period of ASDI
Input hold period of ASDI
Clock output cycle of ASCLK
Output delay period of ASDO
Output delay period of ARSYNCO
Output delay period of AXSYNCO
T
ASDIS
T
ASDIH
T
ASCLK
T
ASDOD
T
ARSYNCOD
T
AXSYNCOD
ns
ns
ns
ns
ns
ns
2
2
1, 2
1
1
1
20
20
20
NOTES :
1. Output load capacity C
L
= 15 pF
2. T
ASCK
means the clock period of bit-shift-clock.
If the sampling clock frequency is 32 kHz, TCLK input is 16.384 MHz (512 fs) and bit-shift-clock
register (BSCG) is set to 0x0010 (bit-shift-clock is 1.024 MHz or 32 fs), T
ASCK
is given as follows :
T
ASCK
= (16.384 MHz/16)
–1
= 976.5625 ns
相關PDF資料 |
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參數(shù)描述 |
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