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參數(shù)資料
| 型號： | LR38666Y |
| 廠商： | Sharp Corporation |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | CMOS digital signal processor |
| 中文描述： | CMOS數(shù)字信號處理器 |
| 文件頁數(shù)： | 28/38頁 |
| 文件大?。?/td> | 203K |
| 代理商： | LR38666Y |
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28
LR38666Y
(DV
DD
= 3.3 V, DV
DD2
= 2.5 V, T
A
= 0 to +70C)
PARAMETER
SYMBOL
CONDITIONS
UNIT
NOTE
MIN.
MAX.
Output setup period of MEMA [20 : 15] & CFA at
reading (relative to the falling edge of CFCE1Z/2Z)
Output setup period of MEMA [20 : 15] & CFA at
writing (relative to the falling edge of CFCE1Z/2Z)
Output hold period of MEMA [20 : 15] & CFA at
reading (relative to the rising edge of CFCE1Z/2Z)
Output hold period of MEMA [20 : 15] & CFA at writing
(relative to the rising edge of CFCE1Z/2Z)
Minimum "High" period of CFCE1Z/2Z
"Low" pulse width of FL_EXOEZ
"High" hold period of FL_EXWEZ
(relative to the falling edge of CFCE1Z/2Z)
"Low" pulse width of FL_EXWEZ
"Low" hold period of CFCE1Z/2Z
(relative to the rising edge of FL_EXWEZ)
Input setup period of CFD
(relative to the rising edge of FL_EXOEZ)
Input hold period of CFD
(relative to the rising edge of FL_EXOEZ)
T
MASR
2T
MCLK
– 5
ns
2
T
MASW
T
MCLK
– 5
ns
2
T
MAHR
3T
MCLK
– 5
ns
2
T
MAHW
T
MCLK
– 5
ns
2
T
MCC
T
CFOEW
3T
MCLK
– 5
ns
ns
1
1
17T
MCLK
– 5 17T
MCLK
+ 5
T
CWEHH
2T
MCLK
– 5 2T
MCLK
+ 5
ns
1
T
CFWEW
8T
MCLK
– 5 8T
MCLK
+ 5
ns
1
T
CWCSLH
2T
MCLK
– 5 2T
MCLK
+ 5
ns
1
T
MDIS
2T
MCLK
– 5
ns
NOTES :
1. Output load capacity C
L
= 50 pF
2. MEMA [20 : 15] output load capacity C
L
= 50 pF, CFA [4 : 0] output load capacity C
L
= 30 pF.
1
ns
5T
MCLK
+ 5
5T
MCLK
– 5
T
MDOH
Output hold period of CFD
(relative to the rising edge of FL_EXWEZ)
1
ns
2T
MCLK
+ 5
2T
MCLK
– 5
T
MDOA
Output delay period of CFD
(relative to MEMA [20 : 15] & CFA)
ns
0
T
MDIH
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