參數(shù)資料
型號(hào)： ISP1583ET1,118
廠商： ST-ERICSSON
元件分類： 總線控制器
英文描述： UNIVERSAL SERIAL BUS CONTROLLER, PBGA64
封裝： 4 X 4 MM, 0.80 MM HEIGHT, LEAD FREE, PLASTIC, SOT969-1,TFBGA-64
文件頁(yè)數(shù)： 73/100頁(yè)
文件大小： 508K
代理商： ISP1583ET1,118
ISP1583_7
NXP B.V. 2008. All rights reserved.
Product data sheet
Rev. 07 — 22 September 2008
73 of 99
NXP Semiconductors
ISP1583
Hi-Speed USB peripheral controller
13.1.2 Split bus mode
13.1.2.1
ALE function
8051 mode
BUS_CONF/DA0 = LOW: split bus mode
MODE1 = LOW: ALE function
– MODE0/DA1 = HIGH: 8051 mode; see Table 3
(1) Programmable polarity: shown as active LOW.
Remark: EOT must be valid for 36 ns (minimum) when pins RW_N/RD_N and DS_N/WR_N are
active.
Fig 25. EOT timing in generic processor mode
EOT(1)
RW_N/RD_N or
DS_N/WR_N
004aaa378
36 ns (min)
DREQ
th1
Table 104. ISP1583 register access timing parameters: multiplexed address/data bus
VCC(I/O) = 1.65 V to 3.6 V; VCC(3V3) = 3.3 V; VGND = 0 V; Tamb = 40 °C to +85 °C; unless otherwise specied.
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
Reading
tRLRH
RW_N/RD_N LOW pulse width
> tRLDV
--
ns
tRLDV
RW_N/RD_N LOW to data valid delay
-
25
ns
tRHDZ
RW_N/RD_N HIGH to data outputs 3-state delay
0
-
15
ns
tRHSH
RW_N/RD_N HIGH to CS_N HIGH delay
0
-
ns
tLLRL
ALE/A0 LOW set-up time before RW_N/RD_N LOW
0
-
ns
Writing
tWLWH
DS_N/WR_N LOW pulse width
15
-
ns
tDVWH
data set-up time before DS_N/WR_N HIGH
5
-
ns
tLLWL
ALE/A0 LOW to DS_N/WR_N LOW delay
0
-
ns
tWHDZ
data hold time after DS_N/WR_N HIGH
5
-
ns
tWHSH
DS_N/WR_N HIGH to CS_N HIGH delay
0
-
ns
General
Tcy(RW)
read or write cycle time
80
-
ns
tAVLL
address set-up time before ALE/A0 LOW
0
-
ns
相關(guān)PDF資料
PDF描述
ISP1583BS,551 UNIVERSAL SERIAL BUS CONTROLLER, PQCC64
ISP1583ET2 UNIVERSAL SERIAL BUS CONTROLLER, PBGA64
ISP1761ET,518 UNIVERSAL SERIAL BUS CONTROLLER, PBGA128
ISP1761BE,518 UNIVERSAL SERIAL BUS CONTROLLER, PQFP128
ISP1761BE,551 UNIVERSAL SERIAL BUS CONTROLLER, PQFP128
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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