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參數(shù)資料
| 型號： | IBM13Q8739CC |
| 廠商： | IBM Microeletronics |
| 英文描述： | 8M x 72 Registered SDRAM Module(帶寄存同步動態(tài)RAM模塊（8M x 72高速存儲器陣列結(jié)構(gòu)）) |
| 中文描述： | 8米× 72注冊內(nèi)存模塊（帶寄存同步動態(tài)內(nèi)存模塊（8米× 72高速存儲器陣列結(jié)構(gòu)）） |
| 文件頁數(shù)： | 8/56頁 |
| 文件大?。?/td> | 903K |
| 代理商： | IBM13Q8739CC |
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IBM13Q8739CC
8M x 72 Registered SDRAM Module
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Page 8 of 56
08J0513.E24526
Revised 4/98
The Bank Activate command must be applied before any Read or Write operation can be executed. The
delay from when the Bank Activate command is applied to when the first Read or Write operation can begin
must meet or exceed the RAS to CAS delay time (t
RCD
or 30ns).
Once a bank has been activated it must be precharged before another Bank Activate command can be
applied to the same bank. The minimum time interval between successive Bank Activate commands to the
same bank is determined by the RAS cycle time of the device (t
RC
). The minimum time interval between inter-
leaved Bank Activate commands (Bank A to Bank B and vice versa) is the Bank to Bank delay time (t
RRD
).
Bank Activate Command Cycle
(CAS latency = 2)
ADDRESS
CK0
T0
T2
T1
Tn
Tn+1
Tn+2
COMMAND
NOP
NOP
Bank A
Row Addr.
Bank A
Activate
PWrite A
Bank A
Col. Addr.
Bank B
Activate
Bank A
Row Addr.
Bank A
Activate
RAS-CAS delay (
t
RCD
)
: “H” or “L”
RAS Cycle time (
t
RC
)
RAS - RAS delay time (
t
RRD
)
Bank B
Row Addr.
. . . . . . . . . . . . . . . . . . . . . .
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