tSL SCLOCK Low " />
參數(shù)資料
型號(hào)： EVAL-ADUC824QSZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 6/68頁(yè)
文件大?。?/td> 0K
描述： KIT DEV QUICK START ADUC824
標(biāo)準(zhǔn)包裝： 1
系列： QuickStart™ 套件
類型： MCU
適用于相關(guān)產(chǎn)品： ADuC824
所含物品： 評(píng)估板，線纜，電源，軟件和文檔
REV. B
ADuC824
–14–
Parameter
Min
Typ
Max
Unit
Figure
SPI MASTER MODE TIMING (CPHA = 1)
tSL
SCLOCK Low Pulsewidth
*
630
ns
8
tSH
SCLOCK High Pulsewidth
*
630
ns
8
tDAV
Data Output Valid after SCLOCK Edge
50
ns
8
tDSU
Data Input Setup Time before SCLOCK Edge
100
ns
8
tDHD
Data Input Hold Time after SCLOCK Edge
100
ns
8
tDF
Data Output Fall Time
10
25
ns
8
tDR
Data Output Rise Time
10
25
ns
8
tSR
SCLOCK Rise Time
10
25
ns
8
tSF
SCLOCK Fall Time
10
25
ns
8
*Characterized under the following conditions:
a. Core clock divider bits CD2, CD1, and CD0 bits in PLLCON SFR set to 0, 1, and 1 respectively, i.e., core clock frequency = 1.57 MHz and
b. SPI bit-rate selection bits SPR1 and SPR0 bits in SPICON SFR set to 0 and 0 respectively.
SCLOCK
(CPOL = 0)
tSH
SCLOCK
(CPOL = 1)
MOSI
MISO
MSB IN
BITS 6–1
LSB IN
LSB
MSB
tSL
tDAV
tDF
tDR
tSR
tSF
tDHD
tDSU
Figure 8. SPI Master Mode Timing (CPHA = 1)
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PDF描述
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