tCRP
參數(shù)資料
型號(hào)： DSPB56366AG120
廠商： Freescale Semiconductor
文件頁數(shù)： 61/110頁
文件大小： 0K
描述： IC DSP 24BIT AUD 120MHZ 144-LQFP
產(chǎn)品變化通告： Product Discontinuation 24/Feb/2012
標(biāo)準(zhǔn)包裝： 60
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時(shí)鐘速率： 120MHz
非易失內(nèi)存： ROM（240 kB）
芯片上RAM： 69kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 110°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
DSP56366 Technical Data, Rev. 3.1
3-28
Freescale Semiconductor
169 CAS deassertion to RAS assertion
tCRP
4.25
× T
C 4.0
59.8
—
49.1
—
ns
170 CAS deassertion pulse width
tCP
2.75
× T
C 4.0
37.7
—
30.4
—
ns
171 Row address valid to RAS assertion
tASR
3.25
× T
C 4.0
45.2
—
36.6
—
ns
172 RAS assertion to row address not valid
tRAH
1.75
× T
C 4.0
22.5
—
17.9
—
ns
173 Column address valid to CAS assertion
tASC
0.75
× T
C 4.0
7.4
—
5.4
—
ns
174 CAS assertion to column address not valid
tCAH
3.25
× T
C 4.0
45.2
—
36.6
—
ns
175 RAS assertion to column address not valid
tAR
5.75
× T
C 4.0
83.1
—
67.9
—
ns
176 Column address valid to RAS deassertion
tRAL
4
× T
C 4.0
56.6
—
46.0
—
ns
177 WR deassertion to CAS assertion
tRCS
2
× T
C 3.8
26.5
—
21.2
—
ns
178 CAS deassertion to WR5 assertion
tRCH
1.25
× T
C 3.7
15.2
—
11.9
—
ns
179 RAS deassertion to WR5 assertion
tRRH
0.25
× T
C 3.7
0.25
× T
C 3.0
0.1
—
0.1
—
ns
180 CAS assertion to WR deassertion
tWCH
3
× T
C 4.2
41.3
—
33.3
—
ns
181 RAS assertion to WR deassertion
tWCR
5.5
× T
C 4.2
79.1
—
64.6
—
ns
182 WR assertion pulse width
tWP
8.5
× T
C 4.5
124.3
—
101.8
—
ns
183 WR assertion to RAS deassertion
tRWL
8.75
× T
C 4.3
128.3
—
105.1
—
ns
184 WR assertion to CAS deassertion
tCWL
7.75
× T
C 4.3
113.1
—
92.6
—
ns
185 Data valid to CAS assertion (write)
tDS
4.75
× T
C 4.0
68.0
—
55.4
—
ns
186 CAS assertion to data not valid (write)
tDH
3.25
× T
C 4.0
45.2
—
36.6
—
ns
187 RAS assertion to data not valid (write)
tDHR
5.75
× T
C 4.0
83.1
—
67.9
—
ns
188 WR assertion to CAS assertion
tWCS
5.5
× T
C 4.3
79.0
—
64.5
—
ns
189 CAS assertion to RAS assertion (refresh)
tCSR
1.5
× T
C 4.0
18.7
—
14.8
—
ns
190 RAS deassertion to CAS assertion (refresh)
tRPC
1.75
× T
C 4.0
22.5
—
17.9
—
ns
191 RD assertion to RAS deassertion
tROH
8.5
× T
C 4.0
124.8
—
102.3
—
ns
192 RD assertion to data valid
tGA
7.5
× T
C 7.5
7.5
× T
C 6.5
—
106.1
—
87.3
ns
Table 3-14 DRAM Out-of-Page and Refresh Timings, Eight Wait States1, 2 (continued)
No.
Characteristics3
Symbol
Expression4
66 MHz
80 MHz
Unit
Min
Max
Min
Max
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PDF描述
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