C 4.0 [" />
參數(shù)資料
型號： DSPB56366AG120
廠商： Freescale Semiconductor
文件頁數(shù)： 46/110頁
文件大小： 0K
描述： IC DSP 24BIT AUD 120MHZ 144-LQFP
產(chǎn)品變化通告： Product Discontinuation 24/Feb/2012
標(biāo)準(zhǔn)包裝： 60
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時(shí)鐘速率： 120MHz
非易失內(nèi)存： ROM（240 kB）
芯片上RAM： 69kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 110°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
DSP56366 Technical Data, Rev. 3.1
3-14
Freescale Semiconductor
114
WR deassertion time
0.5
× T
C 4.0
[WS = 1]
0.2
—
ns
TC 2.0
[2
≤ WS ≤ 3]
6.3
—
ns
2.5
× T
C 4.0
[4
≤ WS ≤ 7]
16.8
—
ns
3.5
× T
C 4.0
[WS
≥ 8]
25.2
—
ns
115
Address valid to RD assertion
0.5
× T
C 4.0
0.2
—
ns
116
RD assertion pulse width
(WS + 0.25)
× T
C 4.0
6.4
—
ns
117
RD deassertion to address not valid
0.25
× T
C 2.0
[1
≤ WS ≤ 3]
0.1
—
ns
1.25
× T
C 2.0
[4
≤ WS ≤ 7]
8.4
—
ns
2.25
× T
C 2.0
[WS
≥ 8]
16.7
—
ns
118
TA setup before RD or WR deassertion4
0.25
× T
C + 2.0
4.1
—
ns
119
TA hold after RD or WR deassertion
0.0
—
ns
1 All timings for 100 MHz are measured from 0.5 Vcc to .05 Vcc
2 WS is the number of wait states specified in the BCR.
3 Timings 100, 107 are guaranteed by design, not tested.
4 In the case of TA negation: timing 118 is relative to the deassertion edge of RD or WR were TA to remain active
Table 3-8 SRAM Read and Write Accesses1 (continued)
No.
Characteristics
Symbol
Expression2
Min
Max
Unit
相關(guān)PDF資料
PDF描述
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