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參數(shù)資料
型號： DSPB56366AG120
廠商： Freescale Semiconductor
文件頁數(shù)： 53/110頁
文件大?。?/td> 0K
描述： IC DSP 24BIT AUD 120MHZ 144-LQFP
產(chǎn)品變化通告： Product Discontinuation 24/Feb/2012
標(biāo)準(zhǔn)包裝： 60
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時(shí)鐘速率： 120MHz
非易失內(nèi)存： ROM（240 kB）
芯片上RAM： 69kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 110°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
DSP56366 Technical Data, Rev. 3.1
Freescale Semiconductor
3-21
150 CAS assertion to data not valid (write)
tDH
2.5
× T
C 4.0
21.0
—
ns
151 WR assertion to CAS assertion
tWCS
1.25
× T
C 4.3
8.2
—
ns
152 Last RD assertion to RAS deassertion
tROH
3.5
× T
C 4.0
31.0
—
ns
153 RD assertion to data valid
tGA
2.5
× T
C 7.0
—
18.0
ns
154 RD deassertion to data not valid6
tGZ
0.0
—
ns
155 WR assertion to data active
0.75
× T
C 0.3
7.2
—
ns
156 WR deassertion to data high impedance
0.25
× T
C
—2.5
ns
1 The number of wait states for Page mode access is specified in the DCR.
2 The refresh period is specified in the DCR.
3 The asynchronous delays specified in the expressions are valid for DSP56366.
4 All the timings are calculated for the worst case. Some of the timings are better for specific cases (e.g., t
PC equals 4 × TC for
read-after-read or write-after-write sequences).
5 BRW[1:0] (DRAM control register bits) defines the number of wait states that should be inserted in each DRAM out-of
page-access.
6 RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF and not tGZ.
Table 3-12
DRAM Page Mode Timings, Four Wait States1, 2, 3
No.
Characteristics
Symbol
Expression4
Min
Max
Unit
131
Page mode cycle time for two consecutive accesses of the same
direction.
Page mode cycle time for mixed (read and write) accesses
tPC
5
× T
C
4.5
× T
C
41.7
37.5
—
ns
132
CAS assertion to data valid (read)
tCAC
2.75
× T
C 7.0
—
15.9
ns
133
Column address valid to data valid (read)
tAA
3.75
× T
C 7.0
—
24.2
ns
134
CAS deassertion to data not valid (read hold time)
tOFF
0.0
—
ns
135
Last CAS assertion to RAS deassertion
tRSH
3.5
× T
C 4.0
25.2
—
ns
136
Previous CAS deassertion to RAS deassertion
tRHCP
6
× T
C 4.0
46.0
—
ns
137
CAS assertion pulse width
tCAS
2.5
× T
C 4.0
16.8
—
ns
138
Last CAS deassertion to RAS assertion5
BRW[1:0] = 00
BRW[1:0] = 01
BRW[1:0] = 10
BRW[1:0] = 11
tCRP
2.75
× T
C 6.0
4.25
× T
C 6.0
5.25
× T
C 6.0
7.25
× T
C 6.0
—
37.7
54.4
—
ns
139
CAS deassertion pulse width
tCP
2
× T
C 4.0
12.7
—
ns
Table 3-11
DRAM Page Mode Timings, Three Wait States1, 2, 3 (continued)
No.
Characteristics
Symbol
Expression4
Min
Max
Unit
相關(guān)PDF資料
PDF描述
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