tASC<" />
參數(shù)資料
型號： DSPB56366AG120
廠商： Freescale Semiconductor
文件頁數(shù)： 54/110頁
文件大?。?/td> 0K
描述： IC DSP 24BIT AUD 120MHZ 144-LQFP
產(chǎn)品變化通告： Product Discontinuation 24/Feb/2012
標(biāo)準(zhǔn)包裝： 60
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時鐘速率： 120MHz
非易失內(nèi)存： ROM（240 kB）
芯片上RAM： 69kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 110°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
DSP56366 Technical Data, Rev. 3.1
3-22
Freescale Semiconductor
140
Column address valid to CAS assertion
tASC
TC 4.0
4.3
—
ns
141
CAS assertion to column address not valid
tCAH
3.5
× T
C 4.0
25.2
—
ns
142
Last column address valid to RAS deassertion
tRAL
5
× T
C 4.0
37.7
—
ns
143
WR deassertion to CAS assertion
tRCS
1.25
× T
C 4.0
6.4
—
ns
144
CAS deassertion to WR assertion
tRCH
1.25
× T
C 4.0
6.4
—
ns
145
CAS assertion to WR deassertion
tWCH
3.25
× T
C 4.2
22.9
—
ns
146
WR assertion pulse width
tWP
4.5
× T
C 4.5
33.0
—
ns
147
Last WR assertion to RAS deassertion
tRWL
4.75
× T
C 4.3
35.3
—
ns
148
WR assertion to CAS deassertion
tCWL
3.75
× T
C 4.3
26.9
—
ns
149
Data valid to CAS assertion (write)
tDS
0.5
× T
C 4.0
0.2
—
ns
150
CAS assertion to data not valid (write)
tDH
3.5
× T
C 4.0
25.2
—
ns
151
WR assertion to CAS assertion
tWCS
1.25
× T
C 4.3
6.1
—
ns
152
Last RD assertion to RAS deassertion
tROH
4.5
× T
C 4.0
33.5
—
ns
153
RD assertion to data valid
tGA
3.25
× T
C 7.0
—
20.1
ns
154
RD deassertion to data not valid6
tGZ
0.0
—
ns
155
WR assertion to data active
0.75
× T
C 0.3
5.9
—
ns
156
WR deassertion to data high impedance
0.25
× T
C
—2.1
ns
1 The number of wait states for Page mode access is specified in the DCR.
2 The refresh period is specified in the DCR.
3 The asynchronous delays specified in the expressions are valid for DSP56366.
4 All the timings are calculated for the worst case. Some of the timings are better for specific cases (e.g., t
PC equals 3 × TC for
read-after-read or write-after-write sequences).
5 BRW[1:0] (DRAM control register bits) defines the number of wait states that should be inserted in each DRAM out-of-page
access.
6 RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF and not tGZ.
Table 3-12
DRAM Page Mode Timings, Four Wait States1, 2, 3 (continued)
No.
Characteristics
Symbol
Expression4
Min
Max
Unit
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