參數(shù)資料
型號： DSP56301VF100
廠商： Freescale Semiconductor
文件頁數(shù)： 89/124頁
文件大小： 0K
描述： IC DSP 24BIT FIXED-POINT 252-BGA
產(chǎn)品變化通告： DSP56301 Discontinuation 12/Nov/2009
標(biāo)準(zhǔn)包裝： 60
系列： DSP563xx
類型： 定點(diǎn)
接口： 主機(jī)接口，SSI，SCI
時(shí)鐘速率： 100MHz
非易失內(nèi)存： ROM（9 kB）
芯片上RAM： 24kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 252-BGA
供應(yīng)商設(shè)備封裝： 252-MAPBGA（21x21）
包裝： 托盤
AC Electrical Characteristics
DSP56301 Technical Data, Rev. 10
Freescale Semiconductor
2-41
2.5.7
SCI Timing
Figure 2-37.
PCI Reset Timing
Table 2-21.
SCI Timing
No.
Characteristics1
Symbol
Expression
80 MHz
100 MHz
Unit
Min
Max
Min
Max
400
Synchronous clock cycle
tSCC
2
8
× TC
100.0
—
80.0
—
ns
401
Clock low period
tSCC/2 10.0
40.0
—
30.0
—
ns
402
Clock high period
tSCC/2 10.0
40.0
—
30.0
—
ns
403
Output data setup to clock falling edge (internal
clock)
tSCC/4 + 0.5 × TC 17.0
14.3
—
8.0
—
ns
404
Output data hold after clock rising edge (internal
clock)
tSCC/4 0.5 × TC
18.8
—
15.0
—
ns
405
Input data setup time before clock rising edge
(internal clock)
tSCC/4 + 0.5 × TC + 25.0
56.3
—
50.0
—
ns
406
Input data not valid before clock rising edge
(internal clock)
tSCC/4 + 0.5 × TC 5.5
—
25.8
—
19.5
ns
407
Clock falling edge to output data valid (external
clock)
—
32.0
—
32.0
ns
408
Output data hold after clock rising edge (external
clock)
TC + 8.0
20.5
—
18.0
—
ns
409
Input data setup time before clock rising edge
(external clock)
0.0
—
0.0
—
ns
410
Input data hold time after clock rising edge (external
clock)
9.0
—
9.0
—
ns
411
Asynchronous clock cycle
tACC
3
64
× TC
800.0
—
640.0
—
ns
412
Clock low period
tACC/2 10.0
390.0
—
310.0
—
ns
413
Clock high period
tACC/2 10.0
390.0
—
310.0
—
ns
414
Output data setup to clock rising edge (internal
clock)
tACC/2 30.0
370.0
—
290.0
—
ns
415
Output data hold after clock rising edge (internal
clock)
tACC/2 30.0
370.0
—
290.0
—
ns
HCLK
HRST
PCI Signals
POWER
357
356
358
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PDF描述
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