參數(shù)資料
型號(hào)： DSP56301VF100
廠商： Freescale Semiconductor
文件頁數(shù)： 52/124頁
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描述： IC DSP 24BIT FIXED-POINT 252-BGA
產(chǎn)品變化通告： DSP56301 Discontinuation 12/Nov/2009
標(biāo)準(zhǔn)包裝： 60
系列： DSP563xx
類型： 定點(diǎn)
接口： 主機(jī)接口，SSI，SCI
時(shí)鐘速率： 100MHz
非易失內(nèi)存： ROM（9 kB）
芯片上RAM： 24kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 252-BGA
供應(yīng)商設(shè)備封裝： 252-MAPBGA（21x21）
包裝： 托盤
AC Electrical Characteristics
DSP56301 Technical Data, Rev. 10
Freescale Semiconductor
2-7
2.5.4
Reset, Stop, Mode Select, and Interrupt Timing
Table 2-7.
Reset, Stop, Mode Select, and Interrupt Timing6
No.
Characteristics
Expression
80 MHz
100 MHz
Unit
Min
Max
Min
Max
8
Delay from RESET assertion to all pins at reset value3
—
26.0
—
26.0
ns
9
Required RESET duration4
Power on, external clock generator, PLL disabled
Power on, external clock generator, PLL enabled
Power on, internal oscillator
During STOP, XTAL disabled (PCTL Bit 16 = 0)
During STOP, XTAL enabled (PCTL Bit 16 = 1)
During normal operation
50
× ETC
1000
× ETC
75000
× ETC
75000
× ETC
2.5
× TC
2.5
× TC
625.0
12.5
1.0
31.3
—
500.0
10.0
0.75
25.0
—
ns
μs
ms
ns
10
Delay from asynchronous RESET deassertion to first
external address output (internal reset deassertion)5
Minimum
Maximum
3.25
× TC + 2.0
20.25 TC + 10.0
42.6
—
263.1
34.5
—
212.5
ns
11
Synchronous reset setup time from RESET deassertion to
CLKOUT Transition 1
Minimum
Maximum
TC
7.4
—
12.5
5.9
—
10.0
ns
12
Synchronous reset deasserted, delay time from the
CLKOUT Transition 1 to the first external address output
Minimum
Maximum
3.25
× TC + 1.0
20.25
× TC + 1.0
41.6
—
258.1
33.5
—
207.5
ns
13
Mode select setup time
30.0
—
30.0
—
ns
14
Mode select hold time
0.0
—
0.0
—
ns
15
Minimum edge-triggered interrupt request assertion width
8.25
—
6.6
—
ns
16
Minimum edge-triggered interrupt request deassertion
width
8.25
—
7.1
—
ns
17
Delay from IRQA, IRQB, IRQC, IRQD, NMI assertion to
external memory access address out valid
Caused by first interrupt instruction fetch
Caused by first interrupt instruction execution
4.25
× TC + 2.0
7.25
× TC + 2.0
55.1
92.6
—
44.5
74.5
—
ns
18
Delay from IRQA, IRQB, IRQC, IRQD, NMI assertion to
general-purpose transfer output valid caused by first
interrupt instruction execution
10
× TC + 5.0
130.0
—
105.0
—
ns
19
Delay from address output valid caused by first interrupt
instruction execute to interrupt request deassertion for
level sensitive fast interrupts1
80 MHz:
3.75
× TC + WS × TC – 12.4
100 MHz:
3.75
× TC + WS × TC – 10.94
—
Note 8
—
Note 8
ns
20
Delay from RD assertion to interrupt request deassertion
for level sensitive fast interrupts1
80 MHz:
3.25
× TC + WS × TC – 12.4
100 MHz:
3.25
× TC + WS × TC – 10.94
—
Note 8
—
Note 8
ns
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