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參數(shù)資料
| 型號： | AM79C961AKIW |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | PCnet⑩-ISA II Jumperless, Full Duplex Single-Chip Ethernet Controller for ISA |
| 中文描述： | 2 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁數(shù)： | 146/206頁 |
| 文件大?。?/td> | 1507K |
| 代理商： | AM79C961AKIW |
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146
Am79C961A
SWITCHING CHARACTERISTICS: GPSI (Unless otherwise noted, parametric values are
the same between Commercial devices and Industrial devices)
Notes:
1. CLSN must be asserted for a continuous period of 110 ns or more. Assertion for less than 110 ns period may or may
not result in CLSN recognition.
2. RCLK should meet jitter requirements of IEEE 802.3 specification.
3. CLSN assertion before 51.2
μ
s will be indicated as a normal collision. CLSN assertion after 51.2
μ
s will be
considered as a Late Receive Collision.
Parameter
Symbol
Parameter Description
Test Conditions
Min
Max
Unit
Transmit Timing
t
GPT1
STDCLK Period (802.3 Compliant)
99.99
100.01
ns
t
GPT2
STDCLK HIGH Time
40
60
ns
t
GPT3
TXDAT and TXEN Delay from
↑
TCLK
0
70
ns
t
GPT4
RXCRS Setup to
↑
STDCLK (Last Bit)
210
ns
t
GPT5
RXCRS Hold from
↓
TENA
0
ns
t
GPT6
CLSN Active Time to Trigger Collision
(Note 1)
110
ns
t
GPT7
CLSN Active to
↓
RXCRS to Prevent
LCAR Assertion
0
ns
t
GPT8
CLSN Active to
↓
RXCRS for SQE
Hearbeat Window
0
4.0
μ
s
t
GPT9
CLSN Active to
↑
RXCRS for Normal Collision
0
51.2
μ
s
Receive Timing
t
GPR1
SRDCLK Period
(Note 2)
80
120
ns
t
GPR2
SRDCLK High Time
(Note 2)
30
80
ns
t
GPR3
SRDCLK Low Time
(Note 2)
30
80
ns
t
GPR4
RXDAT and RXCRS Setup to
↑
SRDCLK
15
ns
t
GPR5
RXDAT Hold from
↑
RCLK
15
ns
t
GPR6
RXCRS Hold from
↓
SRDCLK
0
ns
t
GPR7
CLSN Active to First
↑
SRDCLK
(Collision Recognition)
0
ns
t
GPR8
CLSN Active to
↑
SRDCLK for Address Type
Designation Bit
(Note 3)
51.2
μ
s
t
GPR9
CLSN Setup to last
↑
SRDCLK for
Collision Recognition
210
ns
t
GPR10
CLSN Active
110
ns
t
GPR11
CLSN Inactive Setup to First
↑
RCLK
300
ns
t
GPR12
CLSN Inactive Hold to Last
↑
RCLK
300
ns
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