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參數(shù)資料
| 型號： | 4565B2 |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ATM/SONET/SDH SUPPORT CIRCUIT, PBGA909 |
| 封裝： | PLASTIC, BGA-909 |
| 文件頁數(shù)： | 48/61頁 |
| 文件大?。?/td> | 1691K |
| 代理商： | 4565B2 |
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4565B Ultramapper Full Transport Retiming Device
Hardware Design Guide, Revision 2
622/155 Mbits/s SONET/SDH x DS3/E3/DS2/DS1/E1
December 17, 2003
52
Agere Systems Inc.
LINERXCLK (VTMPR; E1)
488.28
2.048 MHz
50
—
10
Max
50% ± 5%
LINERXCLK (M23)
158.42
6.312 MHz
30
—
10
Max
50% ± 5%
LINERXCLK (E23)
118.37
8.448 MHz
30
—
10
Max
50% ± 5%
LINERXCLK (DJA; DS1)
647.66
1.544 MHz
32
—
10
Max
50% ± 5%
LINERXCLK (DJA; E1)
488.28
2.048 MHz
50
—
10
Max
50% ± 5%
LINERXCLK (TPG; DS1)
647.66
1.544 MHz
32
—
10
Max
50% ± 5%
LINERXCLK (TPG; E1)
488.28
2.048 MHz
50
—
10
Max
50% ± 5%
Table 6-21. Shared Low-Speed Transmit Line Input/Output Clocks Specifications
Clock Name
Period (ns) Frequency
Accuracy
(ppm)
Jitter
Rise
(ns)
Fall
(ns)
Min/Max Duty Cycle
LINETXCLK (framer; DS1)
647.66
1.544 MHz
32
—
1.5
Nominal
50% ± 5%
LINETXCLK (framer; E1)
488.28
2.048 MHz
50
—
1.5
Nominal
50% ± 5%
LINETXCLK (M12)
647.66
1.544 MHz
32
—
10
Max
50% ± 5%
LINETXCLK (E12)
488.28
2.048 MHz
50
—
10
Max
50% ± 5%
LINETXCLK (VTMPR; DS1)
647.66
1.544 MHz
32
—
1.5
Nominal
50% ± 5%
LINETXCLK (VTMPR; E1)
488.28
2.048 MHz
50
—
1.5
Nominal
50% ± 5%
LINETXCLK (M23)
158.42
6.312 MHz
30
—
10
Max
50% ± 5%
LINETXCLK (E23)
118.37
8.448 MHz
30
—
10
Max
50% ± 5%
LINETXCLK (DJA; DS1)
647.66
1.544 MHz
32
—
1.5
Nominal
50% ± 5%
LINETXCLK (DJA; E1)
488.28
2.048 MHz
50
—
1.5
Nominal
50% ± 5%
LINETXCLK (TPG; DS1)
647.66
1.544 MHz
32
—
1.5
Nominal
50% ± 5%
LINETXCLK (TPG; E1)
488.28
2.048 MHz
50
—
1.5
Nominal
50% ± 5%
Table 6-22. NSMI Input/Output Clocks Specifications
Clock Name
Period (ns)
Frequency
Accuracy
(ppm)
Jitter
Rise
(ns)
Fall
(ns)
Min/Max
Duty Cycle
NSMITXCLK
19.29
51.84 MHz
20
—
1.5
nominal
50% ± 5%
NSMIRXCLK (STS1LT)
19.29
51.84 MHz
20
—
3.5
Max
50% ± 5%
NSMIRXCLK (M13)
22.35
44.736 MHz
20
—
1.5
Nominal
50% ± 5%
NSMIRXCLK (E13)
29.09
34.368 MHz
20
—
1.5
Nominal
50% ± 5%
NSMIRXCLK (SPEMPR)
19.29
51.84 MHz
20
—
3.5
Max
50% ± 5%
Table 6-20. Shared Low-Speed Receive Line Input/Output Clocks Specifications (continued)
Clock Name
Period (ns) Frequency
Accuracy
(ppm)
Jitter
Rise
(ns)
Fall
(ns)
Min/Max Duty Cycle
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