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參數(shù)資料
| 型號： | 4565B2 |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ATM/SONET/SDH SUPPORT CIRCUIT, PBGA909 |
| 封裝： | PLASTIC, BGA-909 |
| 文件頁數(shù)： | 47/61頁 |
| 文件大?。?/td> | 1691K |
| 代理商： | 4565B2 |
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Hardware Design Guide, Revision 2
4565B Ultramapper Full Transport Retiming Device
December 17, 2003
622/155 Mbits/s SONET/SDH x DS3/E3/DS2/DS1/E1
Agere Systems Inc.
51
TTOACCLK
(TMUX-STS-3 D1-3 mode)
5.2 (
s)
192 kHz
—
1.5
Nominal 58% ± 10%*
TTOACCLK
(TMUX-STS-3 D4-12 mode)
1.73 (
s)
576 kHz
—
1.5
Nominal 52% ± 10%*
TTOACCLK
(TMUX-STS-3 full access)
192.9
5.184 MHz
—
1.5
Nominal 33% ± 10%*
* Positive duty cycle.
Table 6-16. POAC Output Clocks Specifications
Clock Name
Period (ns)
Frequency
Accuracy
(ppm)
Jitter
Rise
(ns)
Fall
(ns)
Min/Max
Duty Cycle
RPOACCLK (TMUX)
1.73 (
s)
576 kHz
—
1.5
Nominal
50% ± 10%
RPOACCLK (STS1LT)
1.73 (
s)
576 kHz
—
1.5
Nominal
50% ± 10%
RPOACCLK (SPEMPR)
1.73 (
s)
576 kHz
—
1.5
Nominal
50% ± 10%
TPOACCLK (TMUX)
1.73 (
s)
576 kHz
—
1.5
Nominal
50% ± 10%
TPOACCLK (STS1LT)
1.73 (
s)
576 kHz
—
1.5
Nominal
50% ± 10%
TPOACCLK (SPEMPR)
1.73 (
s)
576 kHz
—
1.5
Nominal
50% ± 10%
Table 6-17. DS3/E3/STS-1 Output Clocks Specifications
Clock Name
Period (ns) Frequency
Accuracy
(ppm)
Jitter
Rise
(ns)
Fall
(ns)
Min/Max Duty Cycle
DS3RXCLKOUT [6:1](DS3)
22.353
44.736 MHz
20
GR-253
1.5
1.5 Nominal
50% ± 5%
DS3RXCLKOUT [6:1](E3)
29.09
34.368 MHz
20
G.783
1.5
1.5 Nominal
50% ± 5%
DS3RXCLKOUT [6:1] (STS-1)
19.29
51.84 MHz
20
GR-253
1.5
1.5 Nominal
50% ± 5%
Table 6-18. LOPOH Output Clock Specifications
Clock Name
Period
(ns)
Frequency
Accuracy
(ppm)
Jitter
Rise
(ns)
Fall
(ns)
Min/Max
Duty Cycle
LOPOHCLKOUT
51.44
19.44 MHz
20
—
1.5
Nominal
50% ± 5%
Table 6-19. Framer PLL Output Clocks Specifications
Clock Name
Period
(ns)
Frequency
Accuracy
(ppm)
Jitter
Rise
(ns)
Fall
(ns)
Min/Max
Duty Cycle
CG_PLLCLKOUT
647.66
1.544 MHz
32
GR-499
—
50% ± 5%
CG_PLLCLKOUT
488.28
2.048 MHz
50
G.823
—
50% ± 5%
Table 6-20. Shared Low-Speed Receive Line Input/Output Clocks Specifications
Clock Name
Period (ns) Frequency
Accuracy
(ppm)
Jitter
Rise
(ns)
Fall
(ns)
Min/Max Duty Cycle
LINERXCLK (framer; DS1)
647.66
1.544 MHz
32
—
10
Max
50% ± 5%
LINERXCLK (framer; E1)
488.28
2.048 MHz
50
—
10
Max
50% ± 5%
LINERXCLK (M12)
647.66
1.544 MHz
32
—
10
Max
50% ± 5%
LINERXCLK (E12)
488.28
2.048 MHz
50
—
10
Max
50% ± 5%
LINERXCLK (VTMPR; DS1)
647.66
1.544 MHz
32
—
10
Max
50% ± 5%
Table 6-15. TOAC Output Clocks Specifications (continued)
Clock Name
Period
(ns)
Frequency Accuracy
(ppm)
Jitter Rise
(ns)
Fall
(ns)
Min/Max Duty Cycle
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