參數(shù)資料
型號(hào)： 29KPROG
英文描述： 5-Pin, Multiple-Input, Programmable Reset ICs
中文描述： 處理器初始化和運(yùn)行時(shí)服務(wù)：OSBOOT編程29,000 RISC系列
文件頁(yè)數(shù)： 312/582頁(yè)
文件大小： 2132K
代理商： 29KPROG
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288
Evaluating and Programming the 29K RISC Family
in the cache tag is used to support the protocol. The S bit becomes set when a write is
performed to an address which causes block reload, and the block is supplied by
another cache –– more on this in the following
Cache Consistency
section.
The Am29040 processor, unlike the Am29240, does not allocate cache blocks
for data fetched with a LOADM instruction. This prevents needless displacement of
valid cache blocks when a register stack fill is performed. Block allocation during a
LOADM in conjunction with a copy–back policy would have poor performance
given that the copy–back buffer is only four words deep. The copy–back buffer and
the LOADM instruction would both be competing for access to the system bus.
5.14.3 Cache Locking and Invalidating
Valid data cache blocks can be locked by appropriately setting the DL field of
the CFG configuration register. The entire cache can be locked or only column 0. If a
block is locked but still invalid, it can be allocated for caching. Critical data can be
placed in the cache by first locking the cache and then loading the required data. This
effectively turns the cache into a small fast RAM for critical data. (However, a
write–through policy, if used, will still cause all writes to be duplicated in off–chip
memory). If only column 0 is locked the remaining column 1 will still cache entries
with a direct–mapping replacement scheme. Typical applications show best
performance when the cache is not locked but left to the default scheme of caching
the most recently accessed data.
The cache can be invalidated in a single cycle by issuing an INV or IRETINV
type instruction. All blocks are marked invalid during this process unless the cache is
locked. A locked cache can only be marked invalid if it is first disabled before
invalidating.
The copy–back policy of the Am29040 makes cache invalidation more difficult.
Valid cache blocks which have been modified can not be simply marked invalid.
Failure to write–back modified blocks would leave the memory in an out–of–date
state. Because the data cache operates with physical address tags and performs bus
snooping, there is very little reason to invalidate the cache. Cache invalidation can be
safely performed by using the cache interface registers (CIR and CDR) to examine
each block to determine if the block is valid and if the modified bit (M bit) is set.
When set, the block must be written out to memory before an INV type instruction is
used.
5.14.4 Cache Consistency
The Am29040 is currently the only processor in the 29K family which contains
on–chip data cache consistency hardware. Cache consistency becomes an issue
when there is more than one cache in a multiprocessor system or when a DMA type
device is also accessing data regions which are cached. When there is more than one
agent
trying to access data, it is important that all agents agree upon a single (and
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29W040 4 Mbit 512Kb x8, Uniform Block Low Voltage Single Supply Flash Memory
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29L102C 功能描述:固定電感器 1.0uH 4.6A Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm
29L103C 功能描述:固定電感器 10uH 1.55A Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm
29L104C 功能描述:固定電感器 100uH 480mA Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm
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