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參數(shù)資料
| 型號： | 29KPROG |
| 英文描述： | 5-Pin, Multiple-Input, Programmable Reset ICs |
| 中文描述： | 處理器初始化和運行時服務(wù)：OSBOOT編程29,000 RISC系列 |
| 文件頁數(shù)： | 225/582頁 |
| 文件大?。?/td> | 2132K |
| 代理商： | 29KPROG |
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201
Chapter 4 Interrupts and Traps
Data cache synchronizing is discussed in detail at the end of this section. The number
of cycles required to read the data memory is represented by
Dr
. Once the address of
the handler has been fetched it must be routed to the processor PC, this takes one
cycle. A further cycle occurs before the address reaches the Address Pins. Delays in-
volved in fetching the first instruction are then the same as described above. Once
again, if the first instruction is found in the cache, the Branch Target Cache memory
forwards the instruction directly to the decode unit. The total latency (minimum of
seven cycles for the hit case) is given by the equation below.
delay(miss) = 1 + 1 + Dc + <cache sync.> + 1 + Dr + 1 + 1 + Ir + 1 + 1
delay(hit) = 1 + 1 + Dc + <cache sync.> + 1 + Dr + 1 + 1 + 1
The Am29050 processor supports instruction forwarding. This enables instruc-
tions to be forwarded directly to the decode unit, bypassing the fetch unit and saving
one cycle. The minimum latency for the Am29050 processor for the vector fetch and
non-vector fetch methods is six cycles and four cycles, respectively.
The Am29040 and Am2924x processors have data cache which can add to inter-
rupt latency. Consider that the Am29240 has a two word write–buffer which must be
flushed before interrupt processing can be completed. This adds as much as 2x
Dw
cycles to interrupt latency. The processor could be performing a load when inter-
rupted. If the load caused a block (cache entry) to be allocated, then the load would be
completed but block allocation canceled.
Cache synchronizing for the Am29040 processor is a little more complicated.
The worst case condition occurs when the write buffer is full and a load is performed.
The load can cause block allocation and because of the write–back policy, the se-
lected block may have to be copied–back. The Am29040 always flushes the write–
buffer before reloading a new block. Cache reload can not be cancelled even if the
interrupt occurs before the write–buffer is flushed. However, the loaded block will be
held in the reload buffer (see Figure 5-9) and the copy–back buffer returned to the
cache. Unfortunately, the reload buffer contents will never make it into the cache.
The effects of data cache synchronizing on interrupt latency are summarize be-
low:
Am29240 <cache sync.> = 2 x Dw
Am29040 <cache sync.> = (2 x Dw) + (4 x Dr)
4.3.3 Simple Freeze-mode Handlers
The simplest interrupt or trap handler will execute in its entirety in Supervisor
mode, with interrupts disabled, and with the FZ bit set in the CPS register. This corre-
sponds to the first stage depicted in Figure 4-1.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 29W040 | 4 Mbit 512Kb x8, Uniform Block Low Voltage Single Supply Flash Memory |
| 2A-50C | RADIATION HARDENED HIGH EFFICIENCY, 5 AMP SWITCHING REGULATORS |
| 2A01-T | 2.0A RECTIFIER |
| 2A02-T | 2.0A RECTIFIER |
| 2A03-T | 2.0A RECTIFIER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 29L06 | 制造商:CLARKSON 功能描述:CSN HSS SCRW/SHK RNDG CUTTER 3MM |
| 29L10 | 制造商:CLARKSON 功能描述:CSN HSS SCRW/SHK RNDG CUTTER 5MM |
| 29L102C | 功能描述:固定電感器 1.0uH 4.6A Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
| 29L103C | 功能描述:固定電感器 10uH 1.55A Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
| 29L104C | 功能描述:固定電感器 100uH 480mA Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
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