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參數(shù)資料
| 型號(hào)： | 16F876A |
| 廠商： | Microchip Technology Inc. |
| 英文描述： | 28/40-pin Enhanced FLASH Microcontrollers |
| 中文描述： | 28/40-pin增強(qiáng)閃存微控制器 |
| 文件頁(yè)數(shù)： | 125/222頁(yè) |
| 文件大?。?/td> | 4013K |
| 代理商： | 16F876A |
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2001 Microchip Technology Inc.
Advance Information
DS39582A-page 123
PIC16F87XA
TABLE 10-10: REGISTERS ASSOCIATED WITH SYNCHRONOUS SLAVE TRANSMISSION
10.4.2
USART SYNCHRONOUS SLAVE
RECEPTION
The operation of the Synchronous Master and Slave
modes is identical, except in the case of the SLEEP
mode. Bit SREN is a “don't care” in Slave mode.
If receive is enabled by setting bit CREN prior to the
SLEEP
instruction, then a word may be received during
SLEEP. On completely receiving the word, the RSR
register will transfer the data to the RCREG register
and if enable bit RCIE bit is set, the interrupt generated
will wake the chip from SLEEP. If the global interrupt is
enabled, the program will branch to the interrupt vector
(0004h).
When setting up a Synchronous Slave Reception, fol-
low these steps:
1.
Enable the synchronous master serial port by
setting bits SYNC and SPEN and clearing bit
CSRC.
2.
If interrupts are desired, set enable bit RCIE.
3.
If 9-bit reception is desired, set bit RX9.
4.
To enable reception, set enable bit CREN.
5.
Flag bit RCIF will be set when reception is com-
plete and an interrupt will be generated, if
enable bit RCIE was set.
6.
Read the RCSTA register to get the ninth bit (if
enabled) and determine if any error occurred
during reception.
7.
Read the 8-bit received data by reading the
RCREG register.
8.
If any error occurred, clear the error by clearing
bit CREN.
9.
If using interrupts, ensure that GIE and PEIE
(bits 7 and 6) of the INTCON register are set.
TABLE 10-11: REGISTERS ASSOCIATED WITH SYNCHRONOUS SLAVE RECEPTION
Address
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Value on:
POR, BOR
Value on
all other
RESETS
0Bh, 8Bh,
10Bh,18Bh
0Ch
18h
19h
8Ch
98h
99h
Legend:
Note
INTCON
GIE
PEIE
TMR0IE
INTE
RBIE
TMR0IF
INTF
R0IF
0000 000x
0000 000u
PIR1
RCSTA
TXREG
PIE1
TXSTA
SPBRG
x
= unknown,
-
= unimplemented, read as '0'. Shaded cells are not used for synchronous slave transmission.
Bits PSPIE and PSPIF are reserved on 28-pin devices; always maintain these bits clear.
PSPIF
(1)
SPEN
USART Transmit Register
PSPIE
(1)
ADIE
CSRC
TX9
Baud Rate Generator Register
ADIF
RX9
RCIF
SREN
TXIF
CREN
SSPIF
ADDEN
CCP1IF
FERR
TMR2IF
OERR
TMR1IF
0000 0000 0000 0000
RX9D
0000 000x 0000 000x
0000 0000 0000 0000
RCIE
TXEN
TXIE
SYNC
SSPIE
—
CCP1IE TMR2IE TMR1IE
0000 0000 0000 0000
BRGH
TRMT
TX9D
0000 -010 0000 -010
0000 0000 0000 0000
1:
Address
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Value on:
POR, BOR
Value on
all other
RESETS
0Bh, 8Bh,
10Bh,18Bh
0Ch
18h
1Ah
8Ch
98h
99h
Legend:
Note
INTCON
GIE
PEIE
TMR0IE
INTE
RBIE
TMR0IF
INTF
R0IF
0000 000x
0000 000u
PIR1
RCSTA
RCREG
PIE1
TXSTA
SPBRG
x
= unknown,
-
= unimplemented, read as '0'. Shaded cells are not used for synchronous slave reception.
Bits PSPIE and PSPIF are reserved on 28-pin devices, always maintain these bits clear.
PSPIF
(1)
SPEN
USART Receive Register
PSPIE
(1)
ADIE
CSRC
TX9
Baud Rate Generator Register
ADIF
RX9
RCIF
SREN
TXIF
CREN
SSPIF
ADDEN
CCP1IF
FERR
TMR2IF
OERR
TMR1IF
RX9D
0000 0000 0000 0000
0000 000x 0000 000x
0000 0000 0000 0000
RCIE
TXEN
TXIE
SYNC
SSPIE
—
CCP1IE
BRGH
TMR2IE
TRMT
TMR1IE
TX9D
0000 0000 0000 0000
0000 -010 0000 -010
0000 0000 0000 0000
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