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參數(shù)資料
| 型號： | (Z)PSD813F1 |
| 英文描述： | Flash In System Programmable Mirocomputer Peripherals(閃速，在系統(tǒng)可編程微控制器外圍器件，1M位閃速存儲器，256K位EEPROM，16K位SRAM) |
| 中文描述： | Flash在系統(tǒng)可編程Mirocomputer外設(shè)（閃速，在系統(tǒng)可編程微控制器外圍器件，100萬位閃速存儲器，256K位的EEPROM，16K的位的SRAM） |
| 文件頁數(shù)： | 100/130頁 |
| 文件大?。?/td> | 650K |
| 代理商： | (Z)PSD813F1 |
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PSD813F Family
Preliminary
96
ZPSD813FV AC/DC Parameters – CPLD Timing Parameters
(2.7 V to 3.6 V Versions)
-15
-20
Slew
Rate
(Note 1)
Unit
PT
Aloc
TURBO
OFF
*
Symbol
Parameter
Conditions
Min
Max
Min
Max
CPLD Input Pin/Feedback to
CPLD Combinatorial Output
t
PD
48
55
Add 4 Add 20 Sub 6
ns
t
EA
CPLD Input to CPLD Output
Enable
43
50
Add 20 Sub 6
ns
t
ER
CPLD Input to CPLD Output
Disable
43
50
Add 20 Sub 6
ns
t
ARP
CPLD Register Clear or
Preset Delay
48
55
Add 20 Sub 6
ns
t
ARPW
CPLD Register Clear or
Preset Pulse Width
30
35
Add 20
ns
t
ARD
CPLD Array Delay
Any Micro
Cell
29
33
Add 4
ns
CPLD Combinatorial Timing
(2.7 V to 3.6 V Versions)
-15
-20
Slew
Rate
(Note 1)
Unit
PT
Aloc
TURBO
OFF
*
Symbol
Parameter
Conditions
Min
Max
Min
Max
Maximum Frequency
External Feedback
Maximum Frequency
Internal Feedback (f
CNT
)
Maximum Frequency
Pipelined Data
Input Setup Time
Input Hold Time
Clock High Time
Clock Low Time
Clock to Output Delay
CPLD Array Delay
Minimum Clock Period
1/(t
S
+t
CO
)
17.8
14.7
MHz
f
MAX
1/(t
S
+t
CO
–10)
19.6
17.2
MHz
1/(t
CH
+t
CL
)
33.3
31.2
MHz
t
S
t
H
t
CH
t
CL
t
CO
t
ARD
t
MIN
27
0
15
15
35
0
16
16
Add 4 Add 20
ns
ns
ns
ns
ns
ns
ns
Clock Input
Clock Input
Clock Input
Any Micro
Cell
t
CH
+t
CL
(Note 2)
35
29
39
33
Sub 6
Add 4
29
32
CPLD Micro
Cell Synchronous Clock Mode Timing
(2.7 V to 3.6 V Versions)
NOTES:
1. Fast Slew Rate output available on PA[3:0], PB[3:0], and PD[2:0].
2. CLKIN t
CLCL
= t
CH
+ t
CL
.
*
ZPSD versions only.
NOTE:
1. Fast Slew Rate output available on PA[3:0], PB[3:0], and PD[2:0].
*
ZPSD versions only.
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