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參數(shù)資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 451/671頁 |
| 文件大?。?/td> | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 7 UART
Preliminary User’s Manual S14767EJ1V0UM00
451
7.3.7 UART Line Control Register (UARTLCR) (8CH, R/W)
This register is used to specify the format for asynchronous communication and exchange and to set the divisor
latch access bit. Bit 6 is used to send the break status to the receive side’s UART. When bit 6 = 1, the serial output
(URSDO) is forcibly set to the spacing (0) state. The setting of bit 5 becomes valid according to settings in bits 4 and 3.
Bits
Field
Description
1:0
WLS
Word length select.
11 = 8 bits
10 = 7 bits
01 = 6 bits
00 = 5 bits
2
STB
Number of stop bits.
1 = 2 bits, except 1.5 stop bits for 5 words
0 = 1 bit
3
PEN
Parity enable.
1 = generate parity on writes, check it on reads.
0 = no parity generation or checking.
For the UART, even or odd parity can be generated or checked, as specified in Bit 4 (EPS).
4
EPS
Parity select.
1 = even parity
0 = odd parity
5
USP
Stick parity.
Please set 0.
6
REV
Reserved for future use.
Please set 0 when V
R
4120A access.
7
DLAB
Divisor Latch access bit.
1 = access baud-rate divisor at offset 84H
0 = access URSDO/URSDI and IE at offset 84H
When this bit is set, UART accesses the UART Divisor Latch LSB Register (UARTDLM) at offset
84H. When cleared, the UART accesses the Receiver Data Buffer Register (UARTRBR) on reads
at offset 80H, the UARTTHR on writes at offset 80H, and UARTIER on any accesses at offset 84H.
31:8
Reserved
Hardwired to 0.
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