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參數(shù)資料
| 型號(hào)： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 379/671頁 |
| 文件大小： | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 6 USB CONTROLLER
Preliminary User’s Manual S14767EJ1V0UM00
379
6.2.2.3
USB General Status Register 1 (U_GSR1): 10H
EP0RF
EP0TF
31
16
15
0
4
3
2
RPE0
RPE1
17
18
19
20
EP1TF
EP2RF
EP3TF
EP4RF
EP5TF
EP6RF
EP1FU
EP2FO
5
6
7
8
9
10
1
23
24
25
26
27
28
29
30
TMF
RMF
RPA0
RPA1
21
22
DER
11
13
12
14
RPE2
RPA2
Reserved
Reserved
GSR2
This register indicates the current status of USB Controller.
(1/2)
Bit
Field
Description
R/W
31
GSR2
If some bit of General Status Register2 is set to 1 and the corresponding bit
of Interrupt Mask Register2 is set to 1, this GSR2 bit will be active.
R
30-24
Reserved
Reserved for future use
R
23
TMF
(Tx MailBox Full)
Bit that indicates that the send mailbox area is full. This bit is set to 1 when
the USB Tx MailBox Read Address and the USB Tx MailBox Write Address
match. This bit is reset to 0 when the V
R
4120A RISC Processor performs a
read.
R/Clear
22
RMF
(Rx MailBox Full)
Bit that indicates that the receive mailbox area is full. This bit is set to 1
Address match. This bit is reset to 0 when the V
R
4120A RISC Processor
performs a read.
R/Clear
21
RPE2
(Rx Pool2 Empty)
Bit that indicates that receive Pool2 is empty.
This bit is reset to 0 when the V
R
4120A RISC Processor performs a read.
R/Clear
20
RPE1
(Rx Pool1 Empty)
Bit that indicates that receive Pool1 is empty.
This bit is reset to 0 when the V
R
4120A RISC Processor performs a read.
R/Clear
19
RPE0
(Rx Pool0 Empty)
Bit that indicates that receive Pool0 is empty.
This bit is reset to 0 when the V
R
4120A RISC Processor performs a read.
R/Clear
18
RPA1
(Rx Pool2 Alert)
This bit is set to 1 when the number of Buffer Directories remaining in
receive Pool2 matches the value set with the Rx Pool2 Information Register.
R/Clear
17
RPA1
(Rx Pool1 Alert)
This bit is set to 1 when the number of Buffer Directories remaining in
receive Pool1 matches the value set with the Rx Pool1 Information Register.
R/Clear
16
RPA0
(Rx Pool0 Alert)
This bit is set to 1 when the number of Buffer Directories remaining in
receive Pool0 matches the value set with the Rx Pool0 Information Register.
This bit is reset to 0 when the V
R
4120A RISC Processor performs a read.
R/Clear
15-11
Reserved
Reserved for future use
R
10
DER
(DMA Error)
Bit that indicates that an error occurred while DMA transfer was being
performed. This bit is set to 1 if an error occurs on the Internal BUS during
DMA transfer.
This bit is reset to 0 when the V
R
4120A RISC Processor performs a read.
R/Clear
9
EP2FO
(EP2 FIFO Error)
Bit that indicates that an overrun has occurred for the FIFO of EndPoint2
(Isochronous OUT). If the FIFO becomes full while EndPoint2 is performing
a transaction, USB Controller can no longer receive data, such that all
subsequent data is discarded. Should this occur, this bit is set to 1.
This bit is reset to 0 when the V
R
4120A RISC Processor performs a read.
R/Clear
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