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參數(shù)資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 449/671頁 |
| 文件大小： | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 7 UART
Preliminary User’s Manual S14767EJ1V0UM00
449
7.3.5 UART Interrupt ID Register (UARTIIR) (88H, R)
This register indicates priority levels for interrupts and existence of pending interrupt. From highest to lowest
priority, these interrupts are receive line status, receive data ready, character timeout, transmit holding register empty,
and modem status. The contents of UARTIIR[3] bit is valid only in FIFO mode, and it is always 0 in 16550 mode.
UARTIIR[2] bit becomes 1 when UARTIIR[3] bit is set to 1.
Bits
Field
Description
0
INTPENDL
Pending interrupts
0 = UART Interrupt pending(read only)
1 = No UART interrupt pending
Indicates the priority level of pending interrupt.
UIID[2:0]
Priority
Source of interrupt
3
Highest
Receiver Line status:
Overrun Error, Parity, Framing Error, or Break interrupt
2
2
nd
Highest
Received data available:
Receiver Data Available or Trigger Level Reached
6
3
rd
Highest
Character timeout indication:
No change in receiver FIFO during the last four character
times and FIFO is not empty.
1
4
th
Highest
Transmitter holding Register Empty
3:1
UIID
0
5
th
Highest
Modem Status: CTS_L, DSR_L or DCD_L.
5:4
Reserved
Hardwired to 0.
7:6
UFIFOEN
UART FIFO is enable (read only)
Both bits set to 1 when the transmit/receive FIFO is enabled in the UFIFOEN0 bit is set in the
UARTFCR.
31:8
Reserved
Hardwired to 0.
Remark
The
μ
PD98501 does NOT support the FIFIO mode, thus the UFIFOEN field will show zero.
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PDF描述 |
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參數(shù)描述 |
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