參數(shù)資料
型號(hào)： XC3S1000-4VQG100C
廠商： XILINX INC
元件分類(lèi)： FPGA
英文描述： Spartan-3 FPGA Family: Complete Data Sheet
中文描述： FPGA, 192 CLBS, 50000 GATES, PQFP100
封裝： LEAD FREE, VQFP-100
文件頁(yè)數(shù)： 79/198頁(yè)
文件大?。?/td> 1605K
代理商： XC3S1000-4VQG100C
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)當(dāng)前第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)第198頁(yè)
Spartan-3 FPGA Family: DC and Switching Characteristics
32
www.xilinx.com
DS099-3 (v1.5) December 17, 2004
Advance Product Specification
R
Table 30:
Recommended Operating Conditions for the DFS
Symbol
Description
Frequency
Mode
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Input Frequency Ranges
(2)
F
CLKIN
CLKIN_FREQ_FX_LF
CLKIN_FREQ_FX_HF
Input Clock Jitter
CLKIN_CYC_JITT_FX_LF
CLKIN_CYC_JITT_FX_HF
CLKIN_PER_JITT_FX_LF
CLKIN_PER_JITT_FX_HF
Notes:
1.
DFS specifications apply when either of the DFS outputs (CLKFX or CLKFX180) are in use.
2.
If both DFS and DLL outputs are used on the same DCM, follow the more restrictive CLKIN_FREQ_DLL specifications in
Table 28
.
Frequency for the CLKIN input
Low
High
1
210
280
1
210
280
MHz
MHz
48
48
Cycle-to-cycle jitter at the
CLKIN input
Low
High
All
-261
-131
-0.87
+261
+131
+0.87
-300
-150
-1
+300
+150
+1
ps
ps
ns
Period jitter at the CLKIN input
Table 31:
Switching Characteristics for the DFS
Symbol
Description
Frequency
Mode
Device
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Output Frequency Ranges
CLKOUT_FREQ_FX_LF
CLKOUT_FREQ_FX_HF
Output Clock Jitter
CLKOUT_PER_JITT_FX
Frequency for the CLKFX and CLKFX180
outputs
Low
High
All
24
210
210
280
24
210
210
280
MHz
MHz
Period jitter at the CLKFX and CLKFX180
outputs
All
All
Note 3
Note 3
Note 3
Note 3
ps
Duty Cycle
(4)
CLKOUT_DUTY_CYCLE_FX
Duty cycle precision for the CLKFX and
CLKFX180 outputs
All
XC3S50
XC3S200
XC3S400
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
-100
-100
-250
-400
-400
+100
+100
+250
+400
+400
-100
-100
-250
-400
-400
+100
+100
+250
+400
+400
ps
ps
ps
ps
ps
ps
ps
ps
Phase Alignment
CLKOUT_PHASE
Phase offset between the DFS output and
the CLK0 output
All
All
-300
+300
-300
+300
ps
Lock Time
LOCK_DLL_FX
When using the DFS in conjunction with the
DLL: The time from deassertion at the DCM’s
Reset input to the rising transition at its
LOCKED output. When the DCM is locked,
the CLKIN and CLKFB signals are in phase.
When using the DFS without the DLL: The
time from deassertion at the DCM’s Reset
input to the rising transition at its LOCKED
output. By asserting the LOCKED signal, the
DFS indicates valid CLKFX and CLKFX180
signals.
All
All
-
10.0
-
10.0
ms
LOCK_FX
All
All
-
10.0
-
10.0
ms
Notes:
1.
2.
3.
4.
The numbers in this table are based on the operating conditions set forth in
Table 5
and
Table 30
.
DFS specifications apply when either of the DFS outputs (CLKFX or CLKFX180) is in use.
Use the Virtex-II Jitter Calculator at
http://www.xilinx.com/applications/web_ds_v2/jitter_calc.htm
.
The CLKFX and CLKFX180 outputs always approximate 50% duty cycles.
相關(guān)PDF資料
PDF描述
XC3S1000-4VQG100I Spartan-3 FPGA Family: Complete Data Sheet
XC3S1000-5CP132C Spartan-3 FPGA Family: Complete Data Sheet
XC3S1000-5CP132I Spartan-3 FPGA Family: Complete Data Sheet
XC4000A LAMP
XC4002A Logic Cell Array Family
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XC3S1000-4VQG100I 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet
XC3S1000-5CP132C 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Spartan-3 FPGA
XC3S1000-5CP132I 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Spartan-3 FPGA
XC3S1000-5CPG132C 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet
XC3S1000-5CPG132I 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫(xiě)一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*