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參數(shù)資料
| 型號： | XC3S1000-4VQG100C |
| 廠商： | XILINX INC |
| 元件分類： | FPGA |
| 英文描述： | Spartan-3 FPGA Family: Complete Data Sheet |
| 中文描述： | FPGA, 192 CLBS, 50000 GATES, PQFP100 |
| 封裝： | LEAD FREE, VQFP-100 |
| 文件頁數(shù)： | 76/198頁 |
| 文件大?。?/td> | 1605K |
| 代理商： | XC3S1000-4VQG100C |
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099-3 (v1.5) December 17, 2004
Advance Product Specification
39
www.xilinx.com
29
R
Digital Clock Manager (DCM) Timing
For specification purposes, the DCM consists of three key
components: the Delay-Locked Loop (DLL), the Digital Fre-
quency Synthesizer (DFS), and the Phase Shifter (PS).
Aspects of DLL operation play a role in all DCM applica-
tions. All such applications inevitably use the CLKIN and the
CLKFB inputs connected to either the CLK0 or the CLK2X
feedback, respectively. Thus, specifications in the DLL
tables (
Table 28
and
Table 29
) apply to any application that
only employs the DLL component. When the DFS and/or
the PS components are used together with the DLL, then
the specifications listed in the DFS and PS tables (
Table 30
through
Table 33
) supersede any corresponding ones in the
DLL tables. DLL specifications that do not change with the
addition of DFS or PS functions are presented in
Table 28
and
Table 29
.
Period jitter and cycle-cycle jitter are two (of many) different
ways of characterizing clock jitter. Both specifications
describe statistical variation from a mean value.
Period jitter is the worst-case deviation from the average
clock period of all clock cycles in the collection of clock peri-
ods sampled (usually from 100,000 to more than a million
samples for specification purposes). In a histogram of
period jitter, the mean value is the clock period.
Cycle-cycle jitter is the worst-case difference in clock period
between adjacent clock cycles in the collection of clock peri-
ods sampled. In a histogram of cycle-cycle jitter, the mean
value is zero.
Table 28:
Recommended Operating Conditions for the DLL
Symbol
Description
Device
Revision
Frequency
Mode/
F
CLKIN
Range
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Input Frequency Ranges
F
CLKIN
CLKIN_FREQ_DLL_LF
Frequency for the
CLKIN input
All
Low
24
(2)
167
(3)
24
(2)
165
(3)
MHz
CLKIN_FREQ_DLL_HF
High
48
280
(3)
48
280
(3)
MHz
Input Pulse Requirements
CLKIN_PULSE
CLKIN pulse width as
a percentage of the
CLKIN period
0
F
CLKIN
< 100 MHz
F
CLKIN
> 100 MHz
40%
60%
40%
60%
-
45%
55%
45%
55%
-
Input Clock Jitter and Delay Path Variation
CLKIN_CYC_JITT_DLL_LF
Cycle-to-cycle jitter at
the CLKIN input
All
Low
-261
+261
-300
+300
ps
CLKIN_CYC_JITT_DLL_HF
High
-131
+131
-150
+150
ps
CLKIN_PER_JITT_DLL_LF
Period jitter at the
CLKIN input
All
-0.87
+0.87
-1
+1
ns
CLKIN_PER_JITT_DLL_HF
CLKFB_DELAY_VAR_EXT
Allowable variation of
off-chip feedback delay
from the DCM output
to the CLKFB input
All
-0.87
+0.87
-1
+1
ns
Notes:
1.
2.
3.
DLL specifications apply when any of the DLL outputs (CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, or CLKDV) are in use.
Use of the DFS permits lower F
CLKIN
frequencies. See
Table 30
.
To double the maximum effective F
CLKIN
limit, set the CLKIN_DIVIDE_BY_2 attribute to TRUE.
相關(guān)PDF資料 |
PDF描述 |
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